Regionalgruppe Berlin HDI - Signalintegrität

Transkript

1 Regionalgruppe Berlin HDI - Signalintegrität FED Regionalgr. Berlin Seite

2 Agenda HDI Zuverlässigkeit IST Material Via Filling Design Rules - Fine Pitch BGAs Kosten Miniaturisierung / Leiterplattensytem Signalintegrität Grundlagen - Materialparameter Impedanzberechnung / Messung HDI Aspekte Highspeed - Ausblick Stefan Keller Produktmanager FED Regionalgr. Berlin Seite

3 HDI - Zuverlässigkeit Produkte Trend [µm] ?? Padgröße PTH Via ? Bohrdurchmesser PTH Via ? Bohrmaschinen / Galvanik / Registrierprozesse LP Dicke Anzahl Lagen Zuverlässigkeitsanforderungen? IPC Klasse 2 oder 3? Differenzierung erforderlich Klasse 3 50 µm Oft die bessere Lösung > Microvias / buried Vias / stacked Vias FED Regionalgr. Berlin Seite

4 HDI Zuverlässigkeit Via-Padgröße IPC-2221B Design Empfehlungen > min. Padgröße 0.50 mm Pitch 0,8 mm / BGA-Pad Ø 400 µm FED Regionalgr. Berlin Seite

5 Ausdehnung Z-Achse [µm] HDI Zuverlässigkeit TWT Lötprozesse i.d.r -45 / C Aspect Ratio AR= h / Design Rules, Bohrdurchmesser, IPC-2221/2122 Kupferschichtdicke t Bohrqualität t Basismaterial CTE z h Ausdehnung! 0 h Standard-FR4 Z-Achse Cu T [ C] FED Regionalgr. Berlin Seite

6 HDI Zuverlässigkeit Test / Nachweis Interconnect Stress Test - IST Der IST bietet einige entscheidende Vorteile gegenüber den herkömmlichen Temperaturwechseltests (TWT): 1000 Temperatur - Zyklen in 4 Tagen Onlinemessung der Messkreise IST = sehr aussagefähiger Test Spezieller Testcoupon abgestimmt auf das PCB-Layout FED Konferenz 2015 Seite

7 HDI Zuverlässigkeit IST Vorbehandlung: 6 x Reflow 245 C oder 2 x 260 C Reflow-Simulation im IST oder gemäß Kundenspezifikation Elektrische Aufheizung des Coupons über den Power-Kreis auf 150 C innerhalb von 3 Minuten, Abkühlung auf Raumtemperatur in 2 Minuten Onlinemessung von Temperatur und Widerstand (+ 10 % max. Widerstandserhöhung zulässig) FED Konferenz 2015 Seite

8 Anzahl Lagen T D [ C] Decomposition Temperature HDI Zuverlässigkeit Material DICY Standard FR4 Materialkenngrößen Novolak DICY gefüllt, halogenfrei T 260 [min] Time to C Zersetzungstemperatur Td Zeit bis zur Delamination bei 260 C (T260) CTE z (Coefficient of Thermal Expansion ppm/k) Tg - Feuchteaufnahme CAF Conductive Anodic Filament gefülltes Material halogenfrei T G 150 C - Kupferdicke > 70 µm - gefüllte Buried Vias - mehr als 3 Lötprozesse Standard FR4 T G 135 C bis 3 bleifreie Lötprozesse WE Empfehlung Leiterplattendicke [mm] Gefüllt hf T G 170 C FED Regionalgr. Berlin Seite

9 HDI Zuverlässigkeit Microvia Filling IPC-7095C: max. 22% of the image diameter Die Entstehung von Voids ist auch abhängig von : - Flussmittel / Lotpasten - Löt Temperatur Profil - der gleichmäßigen bzw. ungleichmäßigen Durchwärmung der Leiterplatte (Layout, Aufbau) FED Regionalgr. Berlin Seite

10 HDI Zuverlässigkeit Microvia Filling IPC-7095C: max. 22% of the image diameter Die Entstehung von Voids ist auch abhängig von : - Flussmittel / Lotpasten - Löt Temperatur Profil - der gleichmäßigen bzw. ungleichmäßigen Durchwärmung der Leiterplatte (Layout, Aufbau) Da beide Varianten, gefüllte und ungefüllte Microvias, Vor- und Nachteile haben, gibt WE hierzu keine Empfehlung. Kupfer- Filling Jeder muss für sich entscheiden! Filling = Zusatzaufwand!! Filled & capped FED Regionalgr. Berlin Seite

11 HDI Zuverlässigkeit Via Filling IPC-4761 Typ VII / Filled & Capped PTH Vias > Vermeidung von Lotabfluss - Thermovias - Via im oder zu nahe am Lötpad Buried Vias Ohne Kupferdeckel: - Vermeidung von Blasen - Vermeidung von Einsenkungen - Zuverlässigkeit Mit Kupferdeckel (capped): - Stacking von Microvias aber erhöhter Fertigungsaufwand! Plugged Vias (IPC-4761 Typ III) - Einseitig zugedruckt, luftdicht FED Regionalgr. Berlin Seite

12 HDI Zuverlässigkeit Via Filling Filling Prozess Kupfer FR4 Kupfer Aushärten Bohren Bürsten/Schleifen Bohrung metallisieren Vakuum filling Prozess Quelle: WE optional: Metallisieren FED Regionalgr. Berlin Seite

13 HDI Standard Design Rules / HDI Design Guide insbes. BGA Pitch 0.80 mm FED Regionalgr. Berlin Seite

14 HDI Designrules BGA Pitch 0.65 mm Intel Atom Pitch diagonal Pad 325 µm / LB 89 µm / Abstand 90 µm FED Regionalgr. Berlin Seite

15 HDI Designrules BGA Pitch 0.50 mm FED Regionalgr. Berlin Seite

16 HDI Designrules BGA Pitch 0.40 mm 35 µm Freistellung Lötstoppmaske 275 µm BGA-Lötpad 100 µm Leiterbahnbreite BGA Pad: 275 µm µvia Pad Innenlagen: 300 µm Lötpad = µvia Pad auf Lage 1 300µm µvia Pad auf Lage 2 LB-Breite / Abstand Außenlagen : 100 µm Innenlagen: 100 µm Freistellung Lötstopp: 35 µm NSMD!! 300µm µvia Pad auf Lage 3 300µm µvia Pad auf Lage 4 Blau = Außenlage Grün = Lötstoppmaske Rot = Lage 2 Schwarz = Lage 3 Violett = Lage 4 FED Regionalgr. Berlin Seite

17 Buried Via HDI Kosten LP-Größe LP Größe / Baugruppengröße > kann entscheidend für den Erfolg eines Produktes sein! Anzahl Lagen Lagenaufbau Microvia Semiflex Innenliegende gedruckte Widerstände Vermeidung von durchgehenden Vias (PTH) FED Regionalgr. Berlin Seite

18 HDI Kosten Lagenanzahl BGA Pitch 0.80 mm 20 x 20 Reihen Design Studie PTH Microvia Wie viele Signal-Lagen sind notwendig? Wie viele Signal-Lagen sind notwendig? FED Regionalgr. Berlin Seite

19 Kosten HDI Kosten Lagenaufbau 200 % 100 % Einfach- Verpressung 100 % % Laserbohren von 1 nach % Innenliegende Microvias (staggered) Zweifach- Verpressung % Buried Vias mech. gebohrt 1 + 6b % Zusätzlich innenliegende Microvias 2 + 4(6b) Dreifach- Verpressung 175 % 2 + 4b Komplexität FED Regionalgr. Berlin Seite

20 Kosten HDI Kosten Lagenaufbau 200 % Wo liegen die Kosten für einen 8-Lagen Multilayer ohne Microvias? 100 % % ML08 Einfach- Verpressung 100 % % Laserbohren von 1 nach % Innenliegende Microvias (staggered) Zweifach- Verpressung % Buried Vias mech. gebohrt 1 + 6b % Zusätzlich innenliegende Microvias 2 + 4(6b) Komplexität FED Regionalgr. Berlin Seite

21 HDI Kosten Technologie Systeme Keramik FR4 Hohe Funktionalität Höchste Packungsdichte Kostengünstig FED Regionalgr. Berlin Seite

22 Miniaturisierung HDI + Printed Polymer Systeme FED Regionalgr. Berlin Seite

23 HDI - Kosten Technologie Microvias stacked Microvias 0,40 mm BGA Pitch staggered Filling? FED Regionalgr. Berlin Seite

24 HDI Ausblick HDI 2.0 [µm] Ausblick Leiterbahnbreite / Leiterabstand Padgröße Microvia Bohrdurchmesser Microvia Bohrdurchmesser Buried Via (mech.) ? Ausblick: BGA Pitch 0.30 mm ELIC?? HDI 5+x+5 Hochfrequenz High Speed FED Regionalgr. Berlin Seite

25 Agenda HDI Zuverlässigkeit Design Rules - Fine Pitch BGAs Kosten Miniaturisierung / Leiterplattensytem Produkte Signalintegrität Grundlagen - Materialparameter Impedanzberechnung / Messung HDI Aspekte High Speed Ausblick Stefan Keller Produktmanager FED Regionalgr. Berlin Seite

26 Signalintegrität Impedanz - Einflussgrößen strong low medium strong w+h = Layouter / Entwickler + Leiterplattenhersteller t = Galvanikprozess, Basiskupfer ε r = Basismaterial Unser Angebot: kompetente Zusammenarbeit! MICROSTRIP FED Regionalgr. Berlin Seite ε r

27 Signalintegrität Design Parameter LB Breite Kopf - Fuß Lagenabstand LB - Höhe Lötstopplackdicke FED Regionalgr. Berlin Seite

28 Signalintegrität Einfluss Harzanteil Epsilon R Dielektrische Verluste FR4 Prepreg Typ 1080 Dicke µm Harzanteil ~ 60% ε r Glas = 6-8 ε r Epoxidharz ~ 3,5 FR4 Prepreg Typ 7628 Dicke µm Harzanteil ~ 45% Einflüsse: - Lagenabstand - Frequenz. Auswirkungen auf Wellenwiderstand und Flankensteilheit FED Regionalgr. Berlin Seite

29 Signalintegrität Epsilon R Ermittlung ε r effektiv FED Regionalgr. Berlin Seite

30 Signalintegrität Impedanzmodelle Lagen Konfiguration: Surface Microstrip Embedded Microstrip Stripline Leiterbahn breite Single Leiterbahn Konfiguration: Abstand Leiterbahn breite Differentiell Gnd Coplanar Gnd FED Regionalgr. Berlin Seite

31 Signalintegrität Impedanzberechnung Wellenwiderstand Zo / Zdiff FED Regionalgr. Berlin Seite

32 Signalintegrität Impedanzberechnung C2 Dicke Lötstopplack über Leiterbahn [15 µm] r Dielektrizitätskonstante Lötstopplack [typ. 3,5] S1 Leiterbahnabstand Layout W2 Leiterbahnbreite (Kopf) T1 Kupferschichtdicke C1=C3 Dicke Lötstopplack über FR4 [42 µm] H1 Isolationschicht Signal > Referenzlage r Dielektrizitätskonstante FR4 W1 Leiterbahnbreite (Fuß) = Layout FED Regionalgr. Berlin Seite

33 Signalintegrität Impedanzberechnung Microstrip Außenlage Prepregs: TG 150, gefüllt, halogenfrei Prepreg (je 1 mal) Lagenabstand über Masselage (verpresste Dicke, 35 µm Kupfer L2) 68 µm ε r effektiv µm ε r effektiv µm ε r effektiv 3.8 LB-Breite 50 Ω Single Impedanz 109 µm 154 µm 179 µm (mit ε r 4.2 : 94 µm) (mit ε r 4.2 : 136 µm) (mit ε r 4.2 : 165 µm) LB-Breite 100 µm 100 µm 100 µm LB-Abstand 305 µm 137 µm 122 µm 100 Ω diff. Impedanz FED Regionalgr. Berlin Seite

34 Signalintegrität Impedanzberechnung Dienstleistung LAGENAUFBAU 12 - Lagen WE-Artikel Nr.: ML12 Kunde: LAGENBEZEICHNUNG AUFBAU CBT SH BASIS- Material CU PREPREG ANZAHL/TYP ENDDICKE Dielektrizitätskonstante KUNDEN- FORDERUNG KUNDE WE [εr] [µm] [µm] TOP/VS S1 S3 Foil 17,5 µm 1) 16 1 x x REF 35 µm 33 0,100 mm REF 35 µm 33 2 x S2 17,5 µm 16 0,100 mm REF REF 17,5 µm 16 1 x S 17,5 µm 16 0,100 mm S 17,5 µm 16 Impedanzberechnung: S1 Zdiff / 185 / 180 µm S1 Zdiff / 270 / 170 µm S2 Zdiff / 186 / 94 µm S2 Zdiff / 200 / 80 µm S3 Zo µm LB-Breite FED Regionalgr. Berlin Seite

35 Signalintegrität Impedanzmessung Dienstleistung Technology TDR (Polar Instruments) Übergang TC - LP FED Regionalgr. Berlin Seite

36 Signalintegrität Single 150 x 23 mm max. 6 Messungen Impedanzmessung am TC Dienstleistung 23 mm Differentiell 150 x 28 mm max. 2 Messungen 28 mm 150 mm Impedanzreport FED Regionalgr. Berlin Seite

37 Signalintegrität HDI Störstellen in verschiedenen Verbindungssystemen Version 1: PTH Version 2: Microvia / Buried Via offene Antennen Microvias in Verbindung mit innenliegenden Durchkontaktierungen ergeben weniger Störungen! FED Regionalgr. Berlin Seite

38 Signalintegrität HDI Layer 1 GND Layer 2 Signal 1 Layer 3 Signal 2 Layer 4 GND Layer 1 GND Layer 2 Signal 1 Layer 3 Signal 2 Layer 4 GND FED Regionalgr. Berlin Seite

39 Signalintegrität HDI S W low W up layer 1 / 12 GND layer 2 / 11 Sig layer 3 / 10 Sig layer 4 / 9 GND Prepreg Core T = 30 µm T = 16 µm H1 = 130 µm H2 = 81 µm H3 = 100 µm Layer 2 / 11 Layer 3 / 10 Typ Edge Coupled Offset strip line Edge Coupled Offset strip line Distance layer 1 / 12 GND 130 µm 211 µm Distance layer 4 / 9 GND 181 µm 100 µm Cu Thickness T 30 µm 16 µm Upper trace width W up 82 µm 95 µm Lower trace width W low 100 µm 100 µm Separation S 214 µm 152 µm Substrate Dielectric ε r 3.8 / 3.5 / / 3.5 / 3.8 Impedance 100,0 Ω 100,0 Ω FED Regionalgr. Berlin Seite

40 Signalintegrität Hochfrequenz High Speed Nächste Herausforderungen: Mid Performance Materialien 2.5 / 4 bis ca. 10 / 15 GHz stacked Buried / Microvias auch als Alternative zu Backdrilling insbesondere für BGA Pitch 0.50 mm (wg. Padgrößen der µvias) Very Low Profile Kupferfolien (wg. Skin Effekt) Ausbau Messtechnik für hohe Frequenzen FED Regionalgr. Berlin Seite

41 Kern 0.10 Kern 0.25 Prepreg 100 µm Signalintegrität Hochfrequenz Materialkosten im Vergleich (100 Zuschnitte) 1500% FR4 Standard 100% FR4 low CTE Mid Performance 1 Mid Performance 2 High Performance 1000% 500% 0% FED Regionalgr. Berlin Seite

42 Leiterplattensysteme Systeme LASERCAVITY Zwei Stufig über 2 Lagen mit unterschiedlichen Potenzialen Two steps Microvias zur Wärmeableitung Cross section Al-Heatsink Leiterplattensysteme Seite

43 Zusammenfassung Produkte Systeme Dienstleistungen HDI SI Bauteile Gesamtkomplexität Zuverlässigkeitsanforderungen bestimmen die zu verwendende Technologie Höhere Übertragungsraten und Frequenzen erfordern immer öfter Impedanzanpassungen, teilweise Hochfrequenzmaterialien Leiterplattengröße Lagenaufbau sind die entscheidenden Kostenfaktoren Systemhaus Durch unseren Systemgedanken sind wir breit aufgestellt, zukunftsfähig, kundenorientiert und können eine Vielzahl von Lösungen und Dienstleistungen anbieten. FED Regionalgr. Berlin Seite

44 Produkte Systeme Dienstleistungen Die Kenntnis der Zusammenhänge ist ein Erfolgsgeheimnis! Wir freuen uns auf die Zusammenarbeit! Stefan Keller Produktmanager FED Regionalgr. Berlin Seite