More Than Moore die Trends 2020 der Aufbauund Verbindungstechnik Konferenz zum 25-jährigen Firmenjubiläum der APL Oberflächentechnik GmbH Prof. Dr.-Ing. Jürgen Wilde, Albert-Ludwigs-Universität Freiburg, Institut für Mikrosystemtechnik IMTEK und eine Roadmap-Arbeitsgruppe von : - 1 -
Professur für Aufbau- und Verbindungstechnik Kompetenzen Design-for-reliability auf Basis der Fehlerphysik Lebensdauerprognose mechatronischer Systeme Hochtemperatur-MEMS und Sensoren Techniken zur Spannungs- und Dehnungsanalyse Simulation and Modellierung von Materialien und Fertigungsprozessen der AVT - 2 -
Übersicht - 3 - Moore s Law Schlüsselkonzepte der AVT - Wafer-level Packaging - Embedding von Chips und Bauelementen - Die dritte Dimension in der AVT - Power-Packaging - Self-Assembly Zusammenfassung
Moore s Law ( More Moore ): Die Entwicklung der Monolithischen Integration Gordon E. Moore, Cramming More Components onto Integrated Circuits, Electronics, pp. 114 117, April 19, 1965 10 10 2020-4 -
Treiber für More than Moore Heterogene System-Integration zwischen SiP und SoC More than Moore: Diversification Analog/RF Passives HV Power Sensors Actuators Biochips More Moore: Miniaturization Baseline CMOS: CPU, Memory, Logic 130nm 90nm 65nm 45nm 32nm 22nm.. V Information Processing Digital content System-on-chip (SoC) Interacting with people and environment Non-digital content System-in-package (SiP) Combining SoC and SiP: Higher Value Systems Beyond CMOS - 5 - T. Brandtner, Infineon Technologies Austria AG, PackMEMS 2012
Technologien für More than Moore Treiber: Zunehmende Integration und Verdrahtungsdichte 22 mm Package form factor: Package area chip area QFP ~ 5,5 13 mm BGA ~ 2 CSP < 1,2 WLP fan in = 1 9,34 mm Stacks: < 1 Number of external IOs Package-on-Package (PoP) 3D with TSV - 6 - T. Brandtner, Infineon Technologies Austria AG, PackMEMS 2012 Page 6
Einfluss der AVT auf Eigenschaften von µ-syst. Nicht produktspezifische Erfahrungswerte Masse >95 >95 % Kosten > 60 60 --80 80 % Baugröße > 95 95 % Ausfälle > 50 50 % - 7 - Picture: Cochlear AG, CH Elektrische Eigenschaften 5 --50 50 %
Übersicht der Prozesse und Verfahren der Aufbau- und Verbindungstechnik Herstellung des Schaltungsträgers Montage der Bauelemente Schutz der Baugruppe Substratherstellung Strukturierung Metallisierung Verbindungsverfahren Beschichtung 1K-Spritzguss Prototyping 3D Druck Laminierverfahren (GFK, CFK, FR4) Sinterverfahren (LTCC, Metal/Ceramic Injection Molding) Verfahren für Embedding Technologie Verfahren für flexible Schaltungsträger 2K-Spritzguss Laserstrukturierung (additiv) Laserstrukturierung (subtraktiv) Maskenstrukturierung, Fotolithografie Chemische Verfahren: Subtraktive Ätzverfahren, chem. Metallisierung, Elektrochemisch: Galvanische Metallisierung Additive Drucktechnologien: Pastendruck, Ink-Jet-, Aerosol-Jet-Druck Plasmaverfahren (Plasmadust, Flamecon) Heißprägen Primertechnologie Löten Leitkleben Drahtbonden Einpresstechnik 3D-Integration: Die Stacking, PoP, SoP, SiP Selbstjustierung, Self-Assembly Planartechnik (großflächige Chipoberseitenkontaktierung) Sinterverfahren Passivierungsschichten Lackieren Umspritzen Vergießen Globtop Deckel und 3D Formteile - 8 - Dünnschichttechnologie (CVD, PVD)
Entwicklungen bei SMT und Leiterplatte Miniaturisierung der Komponenten und Anschlüsse SMD Gehäuseformen bis zu 01005-9 - 16 cm Flip-Chip mit Lotkugeln bis zu 30 µm Durchmesser
Entwicklungen bei SMT und Leiterplatte Gründe für die Beliebtheit der SMT Chip-Scale-Package für Feuchtesensor Fast so kompakt wie ein Bare-Chip: +20 % Weiterentwicklung der Moldtechnik: Kavität als Interface zur Atmosphäre Full-package-Eigenschaften (Testbarkeit,...) Verarbeitung mit Surface Mount Technology auf Leiterplatte Anwendung: Kleine monolithisch integrierte Sensor-ICs Raue Umgebungen bis 125 C Geringe angegebene Ausfallraten, wenige FIT (1 FIT = 1 failure in 10 9 h) Cavity - 10 - Picture: Courtesy of Sensirion AG, CH
Schlüsselkonzepte der AVT Herstellungsprozesse, Materialien, Konzepte Wafer-level- und Panel-level- Packaging - 11 -
Wafer-Level Packaging Schlüsseltechnologie Zero-Level-Hermetizität Hermetisches Wafer-Level Packaging für MEMS Waferbonden Anodisches Bonden AuSn Löten AuSi Eutektisches Bonden Glasbonden Bild: FhG ISIT, Itzehoe - 12 -
Wafer-Level Packaging Schlüsseltechnologie Zero-Level Hermetizität Hermetisches Zero-Level-Packaging auf Waferebene Kavität mit Vakuum atmosphäre Keine Full-Package- Lösung Wird kombiniert mit Plastic Packaging Wichtige Entwicklung bei MEMS-Packaging für Großserien Nächste Generation Dünnschicht-WLP? - 13 - Bild: FhG ISIT, Itzehoe
Wafer-level Packaging Rekonfigurierte Moldwafer-Technologie Rekonfigurierter Moldwafer Package-Stapel mit Through-Mold-Vias - 14 -
Wafer-level Packaging Vom Wafer Level zum Panel Level Packaging - 15 -
Schlüsselkonzepte der AVT Herstellungsprozesse, Materialien, Konzepte Embedding von Chips und Bauelementen - 16 -
Embedding von Chips und Bauelementen Leiterplatten-Integration von Mikrosystemen Flip-Chip - 17 - Quelle: J. Kostelnik, Würth Elektronik, PackMEMS 2011
Embedding von Chips und Bauelementen Leiterplatten-Integration von Mikrosystemen Quelle: J. Kostelnik, Würth Elektronik - 18 -
Embedding von Chips und Bauelementen Anwendung Power System Leistungselektronik mit Logik 600 V / 5-50 A Power Ersatz von DCB Einbettung von IGBT in das PCB SMD-Montage auf der Oberseite Elektrische Isolation gegen den Kühlkörper über Wärmeleitkleber Embedded IGBTs - 19 -
Embedding von Chips und Bauelementen Vorteile von Power-Chip-Embedding Niedrige Induktivitäten Gute EMV-Abschirmung Hohe Zuverlässigkeit Beidseitige Entwärmung 3D-Packaging Ersatz von Bonddrähten heat spreading Embedded MOSFET Al-Drahtbond auf IGBT-DCB - 20 - durch dickes galvanisches Kupfer
Embedding von Chips und Bauelementen Schlüsselkomponente dünne Chips - 21 -
Embedding von Chips und Bauelementen Schlüsseltechnologie Vermolden von Baugruppen - 22 -
Schlüsselkonzepte der AVT Herstellungsprozesse, Materialien, Konzepte 3D-Packaging Die Erschließung der dritten Dimension - 23 -
3D-Packaging Dreidimensionale additive Metallisierung Funktionalisierung von Kunststoffen durch additive Metallisierung mittels Aerosol-Jet- Drucktechnologie - 24 -
3D-Packaging Stereolithographie: Und wieder Embedding Eingebettete SMDKomponenten in einem mit Stereolithografie aufgebauten Schaltungsträger - 25 -
3D-Packaging Molded Interconnect Devices - MID MIDs für Mikrosystem-Packaging 3-dimensionale Multifunktionalität und Designflexibilität Kombination von Strukturbauteil und Schaltungsträger Hochgenaue mechanische Strukturen mit Toleranzen < 10 µm Assembly & Verbindungstechnik mit SMT und Bare-chip- Technologien Kostengünstige kundenspezifische Lösungen bei Großserien Optische Bank Laserdiode Linse Blende 0,2 mm - 26 - Pictures: Harting Mitronics and HSG IMAT
3D-Packaging Keramische MID für Hochtemperaturanwendungen Vorteile Wegfall externer Verdrahtung Extrem CTE-kompatible Keramiken Herstellung im Spritzguss 3D-Substrat für Drucksensoren für Brennraum-Anwendungen - 27 -
3-D-Packaging Silizium-Interposer mit Through-Silicon-Vias Organisches Packaging (PGA) eines TSV-Interposers mit Flip- Chip montierten Bauteilen ASSID-Projekt Cu-TSV in 100 µm Si-Interposer, d= 20 µm - 28 -
3D-Packaging Stapeltechniken durch Flip-Chip-Technik Integration gleichartiger Chips Integration verschiedener Chiptechnologien Diss. S. Martens, Uni Freiburg 2011 500 µm Optischer Sensor (APD) und T-Sensorchip auf Peltierelement - 29 -
Schlüsselfragen bei More than Moore Embedded System Design & Simulation Schaltungsträger Zuverlässige Oberflächen Prüftechniken Thermal & Stressmanagement Chip- Kontaktierung - 30 -
Zusammenfassung und Thesen Als wesentliche Trends bei Materialien und Prozessen der AVT wurden identifiziert: Wafer-level Packaging - Basis für neue hermetische Plastic-Packaging-Konzepte Embedding Technologien - Einbettung von Chips und Bauelementen in Leiterplatten - Vermolden von Wafern, Panels, Chip-Stapeln sowie ganzen Baugruppen Die dritte Dimension in der AVT wird erschlossen - Stapeltechniken auf Basis von Flip-Chip - Diverse Interposertechnologien mit Vias, z.b. TSV - MID-Technik mit Polymeren und Keramiken Das Löten bekommt zunehmend Konkurrenz - Ag-Sintertechniken für hohe Leistungen - (Elektro-)Chemische Ankontaktierung, z.b. beim Embedding - Elektrisch leitfähiges Kleben - 31 -
Danke für Ihre Aufmerksamkeit Fragen? - 32 - Quelle: Kriebel, Wilde, Meusel, Kanbach,1998