Titel Untertitel Die Leiterplatte 2010. Das Finale. Erfahrungen mit einem richtungsweisenden Projekt. Vorwort Das Projekt Die Leiterplatte 2010 liefert Ergebnisse. Drei aktive Jahre sind vergangen seit der ersten spontanen Idee, mit der Konstruktion eines High-Speed-CPU-Boards eine Referenz für hochklassige Baugruppen zu schaffen. Wir wissen, wie sehr sich unser Arbeitsalltag verändert hat. Ohne hochwertige und zuverlässige Elektronik geht nichts mehr. Die Entwicklung neuzeitiger elektronischer Baugruppen kann nur noch mit fachlichem Wissen, technischer Kompetenz und sensiblem Kommunikationsverhalten erfolgreich umgesetzt werden. Das Projekt Die Leiterplatte 2010 hat deshalb unterschiedliche Aufgabenstellungen gleichrangig eingebunden. Das Handling der Constraints an einem CAD-System, die Verarbeitung dünner Laminate in hochlagigen Multilayern, die Produktion von Baugruppen mit all ihren kleinen Komplikationen und die Dokumentation der Ergebnisse für die Aus- und Weiterbildung gehören dazu. Die Ergebnisse sind richtungsweisend für die Disziplinen CAD-Design, Leiterplatten- Fertigung und Baugruppenproduktion. Die Vorlage zur LP2010 Die originale Vorlage für die Leiterplatte 2010 ist die High-Speed-CPU meltemi der Fa. Unit^el aus Graz (Bild 1). Entwickelt wurde dieses Board von Gerhard Eigelsreiter. Bild 1 Das Original : Die High-Speed-CPU meltemi der Fa. Unit^el (Herr Eigelsreiter). LA Seite 1 19.10.2009
Die Anforderungen an diese CPU sind hoch : bei einer zuverlässigen Datentransfer-Rate von mehr als 4 GBit/s werden verbindliche Anforderungen an das EMV-Verhalten und die Signalintegrität gestellt. Kern der CPU ist ein FPGA. Bei der Signalführung müssen differentielle Impedanzen beachtet werden. Um die Funktion der Baugruppe unter Last stabil zu halten, wurde besondere Sorgfalt auf die Stromversorgung gelegt. Auf die klassische Entkopplung über die übliche Phalanx an Kondensatoren wurde verzichtet. Dafür ist der Lagenaufbau des Multilayers mit einem gestapelten Stromversorgungssystem ausgestattet, einem sogenannten MultiPowerSystem (MPS). Das MPS ist ergänzt um berechnete Kondensatorgruppen (nach der Methode Dirks ). Die Layouts In der Alltagssituation ist es ausgesprochen unüblich, mehrere Layouter mit der gleichen Aufgabenstellung zu beauftragen. Die individuelle Funktion einer Baugruppe ist somit immer auch an die Individualität des Layoutes gekoppelt und jede Interpretation der Baugruppenfunktion unterliegt einer gewissen Willkür. Mit dem Projekt LP2010 wurde die gleiche Aufgabenstellung mit dem gleichen Schaltplan, den gleichen Bauteilen und den gleichen mechanischen Vorgaben an drei Layouter/innen vergeben, die mit drei verschiedenen CAD-Systemen gearbeitet haben. Die Layouts wurden erstellt von Herrn Wrchotka (Fa. DesConTec, heute FlowCAD) auf Cadence, von Frau Lange (Fa. Taube) auf Altium, und von Frau Vincenz (Fa. ILFA) auf Pulsonix. Fragen waren : Ist es problemlos möglich, die Anforderungen an das Layout auf einem beliebigen CAD-System umzusetzen? Wird es Lösungen mit unterschiedlicher funktionaler Qualität geben? Kann man ein solches Layout mit einem bis dato unbekannten CAD- System erstellen? Wie werden Constraints gehandhabt? Und, welche Dokumentation kann/muß an den Leiterplattenhersteller und den Baugruppenproduzenten weitergegeben werden? Bild 2 Ein Ausschnitt aus dem Layout von Frau Vincenz (Fa. ILFA), das mit der Software PULSONIX erstellt wurde. LA Seite 2 19.10.2009
Es war den Layouter/innen freigestellt, welche Plazierung der Bauteile sie wählen, wie sie die Verdrahtung der Signalverbindungen gestalten, welche Lagenverteilung sie wählen und welchen Lagenaufbau sie für die Leiterplatte vorgeben. Nun, die Dokumentation der fertigen CAD-Layouts war gut. Später, bei der Produktion und bei der Inbetriebnahme der Baugruppen traten die üblichen Probleme auf : Es gab sehr wenige Fehlinterpretationen der Schaltpläne und gelegentlich die Anlage einer falschen Geometrie für ein Bauteil in der CAD-Bibliothek, sowie gelegentlich die Zuordnung einer falschen Bauform. Im Ergebnis haben die Layouts zu Baugruppen geführt, die funktionieren und die sich im EMV-Labor bewiesen haben. Auch das Wagnis, die Ersterstellung eines Layoutes dieses Umfangs mit einem bis dato unbekannten CAD-System durchzuführen (Frau Vincenz mit PULSONIX ), war erfolgreich (Bild 2). Das spricht natürlich für die Qualität der CAD-Software. Aber selbstverständlich spricht das vor Allem für die Fähigkeiten, das Wissen und das systematische Arbeiten des Layouters und der beiden Layouterinnen. Die Leiterplatten Alle Layouts wurden für hochlagige Multilayer mit 14,16 und 20 Lagen konzipiert (Bild 3). Die Schwerpunkte wurden auf die Berücksichtigung der Signalintegrität, die Signallaufzeit (Impedanz) und die Stromversorgung gelegt. Die Umsetzung einer wertigen Signalintegrität ist nur möglich, wenn die signalführenden Lagen durch parallele GND-Lagen begleitet werden. Diese GND-Lagen wirken als Bezugspotential für die Rückströme, sie dienen als kapazitiver Gegenpol für die Ausprägung einer definierten Impedanz und sie schirmen die einzelnen Funktionsräume innerhalb des Multilayers gegeneinander ab. Alle Multilayer enthalten zudem ein Stromversorgungssystem, das aus mehreren Lagen besteht. Die für den Betrieb der Baugruppe notwendigen verschiedenen Spannungen sind auf diese Lagen des Stromversorgungssystems verteilt. Die Potentiale für GND und VCC sind abwechselnd übereinander gestapelt. Der Abstand zwischen den Potentiallagen beträgt 50µm. Die Fertigung von Multilayern mit 50µm dünnen Laminate und Prepregs ist nur möglich, wenn etliche Arbeitsschritte manuell durchgeführt werden. Der Lohn für diese Mühe auf Seiten des Leiterplattenherstellers ist ein MultiPowerSystem (MPS) mit deutlich gesteigerten kapazitiven Eigenschaften im Vergleich zu konventionellen Stromversorgungen. Bei der Erstellung der CAD-Layouts wurden die Powerplanes zudem ganzflächig konstruiert, um ein möglichst gleichmäßiges und niederimpedantes (< 1.0 Ohm) PowerSystem zu bekommen. LA Seite 3 19.10.2009
Die theoretische Vorhersage für eine solche Konstruktion ist, daß das MPS für eine breitbandige Entkopplung sorgt, und daß die für den Betrieb der Baugruppe benötigte Energie im lokalen Umfeld der Bauteile gespeichert wird. In Folge ist ein drastisch reduziertes Störverhalten während des Betriebes der Baugruppe zu erwarten. Obwohl das BGA hochpolig ist, wurde auf eine selektive Kontaktierungsstrategie verzichtet. Es gibt nur durchgehende Via-Bohrungen mit einem Enddurchmesser von 0.3mm. Damit konnten die Kosten für die Leiterplatte wieder etwas moderater gestaltet werden. Allerdings wurden die Vias geplugged, um das Fan-Out aus dem BGA zu erleichtern. Mit dieser Maßnahme wurde gleichzeitig die Oberfläche der BGA-Pads planarisiert, eine unverzichtbare Voraussetzung für das problemlose Löten des BGAs. Ein Teil der von ILFA gebauten Multilayer wurde alternativ mit einer umlaufenden Kantenmetallisierung versehen. Variante 1 Variante 2 Variante 3 MPS MPS MPS Bild 3 Die verschiedenen Lagenaufbauten für die drei von ILFA produzierten Layout-Varianten. Die Baugruppenproduktion Es war ein wichtiger Aspekt des Projektes LP2010, auch die logistischen Anforderungen zu berücksichtigen. Die Erfahrung lehrt, daß bedauerlicherweise die Dokumentation zu den mechanischen Eigenschaften einer Leiterplatte unzureichend ist. Die Anzahl der Lagen, die Kupferverteilung auf den inneren Lagen eines Multilayers, selbst die Kupferdicken und die einfachsten Eigenschaften des eingesetzten Basismaterials (welches FR-4-Derivat, welcher Tg) sind üblicherweise unbekannt. Der Baugruppen-Produzent steht dann vor der Aufgabe, für eine Baugruppe eine Profilierung (Bild 4) für den sensiblen Lötprozeß vornehmen zu müssen, ohne daß er Kenntnis von diesen mitentscheidenden Parametern hätte. LA Seite 4 19.10.2009
Die Forderung nach einer vollständigen und aussagefähigen Beschreibung der angelieferten Leiterplatten ist deshalb sicher verständlich und zukünftig eine offensichtliche Bedingung. Gerade in der Phase des Baus der Prototypen, wenn nur wenige Leiterplatten und für manche Bauteile oft gerade nur die Mindestmengen beigestellt werden, ist jeder Hinweis wertvoll, der hilft, die Bestückung abzusichern. Bei der Fertigung von Leiterplatten für Prototypen bleiben eigentlich immer Leiterplatten übrig, die dann eingelagert oder entsorgt werden. Für die Baugruppenproduktion wäre die Beistellung dieser überzähligen Leiterplatten ein Zugewinn. Irreversible Prozesse müßten dann nicht gleich an einem der handverlesenen Muster verifiziert werden. Bild 4 Vorbereitung für die Profilierung der Leiterplatten vor der Bestückung durch die Fa. Taube (Foto R.Taube). Die Baugruppen Die bestückten drei Baugruppen-Varianten (Bild 5) zeigen deutlich die Gemeinsamkeiten aber auch die Unterschiede. Um die CPU an die Peripherie anschließen zu können waren diverse Steckerpositionen für die Schnittstellen und die Stromversorgung vorgegeben. Jedes Layout mußte diese mechanischen Vorgaben umsetzen. Alle anderen Bauteile konnten frei plaziert werden. Offensichtlich haben alle Layouter/innen sich an der zu entflechtenden Dichte mit Referenz zu den Steckern orientiert. Das FPGA ist deshalb wegen der Konzentration der Anschlüsse und wegen der technischen Vorgaben (LVDS) in der oberen Hälfte der Leiterplatte positioniert. Insbesondere wurde darauf geachtet, daß die differentiellen Leiterbahnen zu den Steckern kurz und unkompliziert geroutet werden konnten. Auffällig, aber auch typisch, ist der Freiraum um das FPGA, der benötigt wird, um das Fan- Out zu ermöglichen. Bei zwei Layouts wurde dieser Platz genutzt, um nicht nur die Leitungslänge der LVDS-Verbindungen identisch zu halten, sondern auch, um die absolute Länge der Leitungspaare untereinander abzugleichen. Die verbleibenden Bauteile sind nach dem Ermessen der Layouter/innen hinsichtlich der Plazierung optimiert worden. Dabei wurde die unverzichtbare Regel eingehalten, funktionale Gruppen geometrisch so zusammenzubringen, daß die Leitungswege kurz und direkt sind. LA Seite 5 19.10.2009
Daß trotzdem beträchtliche Unterschiede bei der Plazierung auftreten können, zeigt sich exemplarisch an dem kleineren zweireihigen weißen Stiftstecker in der unteren rechten Hälfte der Baugruppe. Das spiegelt die Alltagssituation wieder. Die elektronischen Komponenten müssen gerade bei empfindlichen Baugruppen mit Umsicht gruppiert werden. Eine komplette Plazierungsvorgabe durch den Entwickler der Schaltung ist praktisch nicht möglich. Damit bleibt die Unwägbarkeit einer Fehlfunktion oder zumindest die Möglichkeit der eingeschränkten Funktion der späteren Baugruppe. Ein Qualitätsmerkmal ist diesbezüglich eine mögliche Simulation durch Software-Werkzeuge, vor allem aber zählt hier die individuelle Kompetenz, und, geben wir es ruhig zu, die Intuition der Layouter/innen. Variante 2 Variante 3 Variante 1 Bild 5 Die bestückten Baugruppen zu den drei freien Layouts des Projektes LP2010. Die Meßergebnisse Die Baugruppen wurden in der zweiten Augusthälfte 2009 bei der Fa. Taube in Berlin bestückt. Anfang September 2009 wurden die ersten Baugruppen von Herrn Eigelsreiter in Graz in Betrieb genommen. Die Inbetriebnahme einer Baugruppe mit diesem Funktionsumfang ist nicht einfach. Alle drei Baugruppen-Varianten wurden zum ersten Mal in Betrieb genommen. Es war zu diesem Zeitpunkt unbekannt, ob es Layout- oder Bestückungsfehler gab, die sich schwerwiegend hätten auswirken können. In der zweiten Septemberwoche 2009 wurde eine Auswahl der in Betrieb genommenen Baugruppen von Herrn Eigelsreiter im EMV-Labor des TGM (Universität Wien) einem ersten Belastungstest unterzogen. LA Seite 6 19.10.2009
Getestet wurden zwei Szenarien : 12mA : 24mA : Das entspricht einer langsamen FPGA-Treiberleistung und einer moderaten Flankensteilheit mit einer Ausgangstreiberimpedanz von zirka 50 Ohm. Das entspricht einer schnellen FPGA-Treiberleistung mit einer hohen Flankensteilheit und einer Ausgangstreiberimpedanz von zirka 25 Ohm. Das FPGA wurde mit einer 90%-tigen Auslastung betrieben. Dazu wurden 9000 Flipflops taktsynchron mit einer Taktrate von 62.5 MHz als Schieberegister geschaltet. Eine der Meßkurven für 24mA ist hier dargestellt (Bild 6). Die blaue Meßkurve steht für die Baugruppen-Variante 1 und ist im Originalraster dargestellt. Die orangefarbene Meßkurve steht für die Baugruppen-Variante 2 und ist etwas versetzt, um einen bildlichen Vergleich zu ermöglichen. In oberen Bereich der Graphik ist eine einstufige gerade rote Linie zu sehen. Messungen, deren Peaks unterhalb dieser Linie bleiben, werden als gutes bis akzeptables Ergebnis für das EMV-Verhalten einer Baugruppe gewertet. Alle getesteten Baugruppen haben diesen Test mit Bravour bestanden. Es ist gut zu erkennen, daß die Peaks in den beiden Meßkurven deutlich unterhalb der Grenzlinie liegen. Dieses Ergebnis gewinnt an Bedeutung, wenn man sich daran erinnert, daß es sich hier ja um die Erst-Inbetriebnahme von Prototypen handelt. Vor dem Hintergrund der enormen Kosten und der erheblichen Zeitverluste, die bei einem nicht bestandenen EMV-Test einer Baugruppe in Betracht zu ziehen sind, ist dieses exzellente Ergebnis doppelt zu werten. Es ist zusätzlich zu der einwandfreien technischen und elektrophysikalischen Funktion der Baugruppe auch der wirtschaftliche Gewinn zu schätzen und der strategische Vorteil, mit einem Produkt zeitgerecht an den Markt gehen zu können. Bild 6 Die Meßergebnisse aus der EMV- Halle für die Baugruppen-Variante 1 (blau) und für die Baugruppen- Variante 2 (orange). Test mit 24mA. Vertikale Antenne. LA Seite 7 19.10.2009
Schulung Das Projekt Die Leiterplatte 2010 wurde von den Projektpartnern bewußt offen gestaltet. Herr Eigelsreiter hat die Schaltpläne zur Veröffentlichung freigegeben. Damit ist die wichtigste Voraussetzung geschaffen, um die Details dieser Schaltung inhaltlich auf hohem Niveau diskutieren zu können. Die Anwendung eines FPGAs auf einem CPU-Board dieser Leistungsklasse und die Ansteuerung der diversen Schnittstellen sind zeitgemäß. Die Transparenz der eingesetzten Basismaterialien und der umgesetzten Lagenaufbauten, die Dokumentation der Bauteile und ihrer Gehäuseformen sowie die Informationen über die Produktion der Baugruppen sind vorbildlich. Diese Dokumente können und sollen öffentlichen Schulungseinrichtungen (Berufs- und Fachhochschulen, Universitäten) zur Verfügung gestellt werden. Zusammen mit den alternativ gefertigten Baugruppen-Varianten liegt dann erstmals ein elektronisches Produkt vor, das als Referenz herangezogen werden kann. Den Lehrenden und Lernenden ist damit die Chance eröffnet, sich in ihrer Ausbildung an einer modernen Baugruppe orientieren zu können. Bild 7 Die kommentierten Schaltpläne zu dem Projekt Die Leiterplatte 2010. Danke an die Partner Das Projekt LP2010 wird von vielen Menschen getragen, die mit Engagement, Können und Leidenschaft teilnehmen. Viele Firmen haben Material und Dienstleistungen kostenfrei beigesteuert. Ihre Unterstützung ist von großem Wert für uns Alle. LA Seite 8 19.10.2009
Vielen Dank an : Ansoft (Gerd Prillwitz) / DesConTec (jetzt FlowCAD) (Ronald Weber, Martin Wrchotka) / Dirks Compliance Consulting (Nils Dirks) / ElektronikPraxis (Claudia Mallok) / Fa. Farnell / FED (Dr. Hartmut Poschmann, Michael Ihnenfeld) / IDS (Thomas Fend) / ILFA (Jennifer Vincenz, Arnold Wiemers) / Fa. Jauch / LeiterplattenAkademie (Kathrin Fechner) / Fa. Maxim / PhotoCAD (Herr Jepsen) / POLAR Instruments (Hermann Reischer) / Fa. Silica / Fa. Samtec / TAUBE ELECTRONIC (Angela Lange, Jürgen Paape, Rainer Taube) / Technolam (Volker Klafki) / tecnotron (Achim Schulte) / Unitel (Gerhard Eigelsreiter, Roland Krammer) Ausblick Dies ist KEIN Abschlußbericht. Dies sind auch bei Weitem nicht alle Ergebnisse. Wir haben mit diesem Projekt soviel Material zusammengetragen, daß wir entschieden haben, für Sie am 5. November 2009 in den Räumen des Vogel-Verlages in Würzburg eine Fachtagung zur Leiterplatte 2010 durchzuführen. Dort besteht für Sie die Möglichkeit, einen kompletten Einblick in das Projekt zu bekommen. Zur Person Arnold Wiemers ist lange Jahre Mitarbeiter der Fa. ILFA gewesen und arbeitet seit 2009 freiberuflich für dieses Unternehmen. Er ist außerdem als freier Software-Entwickler tätig und arbeitet als Referent für die LeiterplattenAkademie GmbH. Zusammen mit Frau Claudia Mallok von der ElektronikPraxis leitet er das Projekt LP2010 von Beginn an. Autor Arnold Wiemers LA Seite 9 19.10.2009