Ausgabe A3, Seite 1/8 EIGENSHAFTEN 256 aktive Pixel mit Fotodioden der Größe 56 µm x 200 µm, lückenlos und verzerrungsfrei im 63.5 µm-raster (400 PI) Integrierende Licht-Spannungswandlung mit Sample-and-Hold Hohe und gleichförmige spektrale Empfindlichkeit Hohe Taktrate bis 5 MHz Nur 256 Takte zum Auslesen notwendig Shutter-Funktion erlaubt flexible Integrationszeiten Glitch-freier Analogausgang Ausgangsverstärker mit Push-Pull-Stufe 5 V Versorgungsspannung Verringerung der Stromaufnahme durch externe Bias-Stromeinstellung möglich Funktion vergleichbar zu TSL1402 (serieller Betrieb) ANWENUNGEN Optischer Zeilensensor -Ersatz GEHÄUSE OBGA LFL1 BLOKSHALTBIL V V TP STEUERUNG UN SHIEBEREGISTER Sample and Hold Steuerung NS NS NR NR NR Bit 1 Bit 2 Bit 3 Bit 255 Bit 256 RPIX(1:256) 256 IS FOTOIOENZEILE Pixel 1 Pixel 2 Pixel 256 PIXOI PIXEI RSET ONE REF LFL1402 VHE VHO AO VERSORGUNG PIXEL MULTIPLEXER AUSGANGS VERSTAERKER AGN GN opyright 2006 i-haus http://www.ichaus.com
Ausgabe A3, Seite 2/8 KURZBESHREIBUNG er Baustein i-lfl1402 ist ein integrierender Licht/ Spannungs-Wandler, bestehend aus einer einzigen Zeile mit 256 Pixeln im Rastermaß von 63.5 µm (Mittenabstand). urch die monolithische Integration ergibt sich eine lückenlose, verzerrungsfreie Anordnung der Pixel. Jedes Pixel besteht aus einer Fotodiode von 56.4 µm x 200 µm, einer Integrationskapazität und einer Sample-and-Hold-Schaltung. urch die integrierte Steuerlogik wird der Betrieb sehr vereinfacht, so dass nur ein Startsignal () und ein Taktsignal () benötigt werden. Optional erlaubt ein dritter Steuereingang (IS) jederzeit das Anhalten der Integration. Mit dem Startsignal wird bei der nächsten steigenden Taktflanke für alle Pixel gleichzeitig der Haltemodus aktiviert, und die Halte-Spannungen sequentiell und frei von Umschalt-Glitches, beginnend mit Pixel 1, auf den Push-Pull-Ausgangsverstärker geschaltet. Bereits der zweite Takt löscht alle Integrationskondensatoren, und noch während der Ausgabephase beginnt die Integrationszeit im Hintergrund neu. Ein urchlauf ist mit genau 256 Takten komplett. er Baustein ist für hohe Taktraten bis 5 MHz ausgelegt. Wird dies nicht benötigt, kann der Versorgungsstrom über die externe Bias-Einstellmöglichkeit reduziert werden. GEHÄUSE OBGA LFL1 ANSHLUSSBELEGUNG OBGA LFL1 (von oben) PIN-FUNKTIONEN Nr. Name Funktion 1 Integrationsstart 2 Takteingang 3 AO Analog-Ausgang 4 V +5 V Versorgung 5 RSET Bias-Stromeinstellung (mit Widerstand aus V; Verbindung mit GN zur Aktivierung der internen Bias-Schaltung) 6 AGN Analog-Masse 7 GN igital-masse 8 IS isable-eingang HIP-LAYOUT i-lfl1402 hip-größe: 16.6 mm x 1.7 mm IS GN AGN TP RSET PIXEL 1 Pitch 63.5 um Aktive Fläche 56.4 um x 200 um AO PIXEL 256 V V
Ausgabe A3, Seite 3/8 GRENZWERTE Keine Zerstörung, Funktion nicht garantiert. Kenn- Formel- Benennung Bedingungen Bild Einh. Nr. zeichen Min. Max. G001 V igitale Versorgungsspannung -0.3 6 V G002 V Analoge Versorgungsspannung -0.3 6 V G003 V() Spannung an,, IS, RSET, TP, AO -0.3 V + 0.3 G004 I() Strom in RSET, TP, AO -10 10 ma G005 Vd() Zulässige ES-Prüfspannung MIL-ST-883, Methode 3015, HBM 100 pf entladen über 1.5 kω V 2 kv G006 Tj hip-temperatur -40 125 G007 Ts Lagertemperatur siehe Gehäusespezifikation OBGA LFL1 THERMISHE ATEN Betriebsbedingungen: V = V = 5 V ±10 % Kenn- Formel- Benennung Bedingungen Bild Einh. Nr. zeichen Min. Typ Max. T01 Ta Zulässiger Umgebungstemperaturbereich siehe Gehäusespezifikation OBGA LFL1 Alle Spannungsangaben beziehen sich auf Masse (Ground), wenn kein anderer Bezugspunkt angegeben ist. In den Baustein hinein fließende Ströme zählen positiv, heraus fließende Ströme negativ.
Ausgabe A3, Seite 4/8 KENNATEN Betriebsbedingungen: V = V = 5 V ±10 %, RSET = GN, Tj = -25...85, wenn nicht anders angegeben Kenn- Formel- Benennung Bedingungen Tj Bild Einh. Nr. zeichen Min. Typ Max. Allgemeines 001 V igitale Versorgungsspannung 4.5 5.5 V 002 V Analoge Versorgungsspannung 4.5 5.5 V 003 I(V) Versorgungsstrom in V f() = 1 MHz 0.39 ma f() = 5 MHz 1.85 ma 004 I(V) Versorgungsstrom in V 11.5 ma 005 Vc()hi lamp-spannung hi an,, IS, TP, RSET 006 Vc()lo lamp-spannung lo an,, IS, TP, RSET Vc()hi = V() V(V); I() = 1 ma 0.3 1.8 V Vc()lo = V() V(AGN); I() = -1 ma 007 Vc()hi lamp-spannung hi an AO Vc()hi = V(AO) V(V); I(AO) = 1 ma 008 Vc()lo lamp-spannung lo an AO, V, V, GN Fotodioden Zeile Vc()lo = V() V(AGN); I() = -1 ma -1.5 0.3 V 0.3 1.5 V -1.5-0.3 V 201 A() Aktive Fläche 200 µm x 56.40 µm per Pixel 0.01128 mm² 202 S(λ)max Spektrale Empfindlichkeit λ = 680 nm 1 0.5 A/W 203 λ ar Empfangsbereich S(λ ar ) = 0.25 x S(λ)max 1 400 980 nm Analog-Ausgang AO 301 Vs()lo Sättigungsspannung lo I() = 1 ma 0.5 V 302 Vs()hi Sättigungsspannung hi Vs()hi = V V(), I() = -1 ma 1 V 303 K Empfindlichkeit λ = 680 nm, Gehäuse OBGA LFL1 304 V0() Offset-Spannung Integrationszeit 1 ms, keine Beleuchtung 305 V0() Änderung der Offset-Spannung im Integrations-Modus V0() = V(AO)t1 V(AO)t2, t = t2 t1 = 1 ms 306 V() Signaländerung im Hold-Modus V0() = V(AO)t1 V(AO)t2, t = t2 t1 = 1 ms 307 tp(- AO) Power-On-Reset Einschwingzeit l(ao) = 10 pf, lo hi bis V(AO) = 0.98 V(V) 2.88 V/pWs 400 800 mv -250 50 mv -150 150 mv 200 ns 801 Von Power-On-Freigabe durch V 4.4 V 802 Voff Power-own-Reset durch V 1 V 803 Vhys Hysterese Vhys = Von Voff 0.4 1 2 V Bias-Stromeinstellung RSET 901 Ibias() Zulässiger externer Bias-Strom 20 100 µa 902 Vref Vergleichsspannung I(RSET) = Ibias 2.5 3 3.5 V Eingangs-Interface,, IS B01 Vt()hi Schwellspannung hi 1.4 1.8 V B02 Vt()lo Schwellspannung lo 0.9 1.2 V B03 Vt()hys Hysterese Vt()hys = Vt()hi Vt()lo 300 800 mv B04 I() Pull-own-Strom 10 30 50 µa B05 fclk Zulässige Taktfrequenz 5 MHz
Ausgabe A3, Seite 5/8 KENNATEN: iagramme 100 % 90 80 70 60 50 40 30 20 10 400 600 800 1000 nm Bild 1: Relative spektrale Empfindlichkeit BETRIEBSBEINGUNGEN: Logik Betriebsbedingungen: V = V = 5 V ±10 %, Tj = -25...85 Eingangspegel lo = 0...0.45 V, hi = 2.4 V...V, Bezugspegel für Zeitangaben nach Bild 2 Kenn- Formel- Benennung Bedingungen Bild Einh. Nr. zeichen Min. Max. I001 tset Vorbereitungszeit: stabil vor lo hi I002 thold Haltezeit: stabil nach hi lo 3 50 ns 3 50 ns thold V 2.4V 2.0V 0.8V 0.45V Input/Output t 1 0 Bild 2: Bezugspegel für Zeitangaben tset Bild 3: Zeitdiagramm
Ausgabe A3, Seite 6/8 FUNKTIONSBESHREIBUNG Normalbetrieb Nach einem internen Power-On-Reset sind die Integrations- und Hold-Kapazitäten gelöscht, und die Sample-and-Hold-Schaltung befindet sich im Sample- Modus. Mit einem High-Pegel an und einer steigenden Flanke an beginnt ein Auslesezyklus und damit auch eine neue Integrationsperiode. azu werden die Hold-Kapazitäten der Pixel 1 bis 255 sofort ( = 1) und von Pixel 256 (256 = 1) erst einen Takt später in den Hold-Modus gesetzt. ieses spezielle Verfahren ermöglicht ein Auslesen aller Pixel mit nur 256 Takten. as Löschen der Integrationskapazitäten geschieht mit einem einen Takt langen Reset-Signal ( = 0) zwischen der 2. und 3. fallenden Flanke des Auslesetakts (siehe Bild 4). Nach dem Auslesen der 255 Pixel werden diese wieder in den Sample-Modus ( = 0) gesetzt und nach einem weiteren Takt auch das Pixel 256 (256 = 0). 254 255 256 1 2 3 4... 255 256 1 2 V(AO) Pix254 Pix2 Pix3... 256 Integrationszeit Pixel 1 255 Integrationszeit Pixel 256 Bild 4: Auslese- und Integrationsablauf Wenn vor dem 256. Takt wieder ein High-Pegel an anliegt, wird der aktuelle Auslesevorgang gestoppt und sofort mit Pixel 1 neu begonnen. abei behalten die Hold-Kapazitäten ihren alten Wert, d. h. der Hold-Modus bleibt erhalten (/256 = 0). 254 255 256 1 2 3 4 5 1 2 3 4... 256 1 2 V(AO) Pix254 Pix2 Pix3 Pix4 Pix5 Pix2 Pix3 Pix4... 256 Bild 5: Neustart eines Auslesevorgangs Bei mehr als 256 Takten bis zum nächsten -Signal wird Pixel 1 ohne Hold-Modus ausgegeben; die Ausgangsspannung folgt der Spannung der Integrations- Kapazität von Pixel 1.
254 255 256 1 2 3 4... 255 256 257 258 Ausgabe A3, Seite 7/8 259 V(AO) Pix254 Pix2 Pix3... 256 Integrationszeit Bild 6: urchlaufender Takt ohne neues Startsignal Betrieb mit Shutter-Funktion Über den Pin IS kann die Integration jederzeit angehalten werden, d. h. die Fotodioden werden für IS = hi von ihrer jeweiligen Integrations-Kapazität weggeschaltet, und die aktuellen Spannungswerte der Integrations-Kapazitäten bleiben erhalten. Ist dieser Pin offen oder auf GN gelegt, werden die Pixel-Fotoströme bis zum nächsten -Signal durch die Integrations- Kapazitäten aufsummiert. 1 2 3 4 5 6... 255 256 1 IS PIX SAMPLE Integration isabled Integration Enabled Integration isabled Bild 7: efinition der Integrationszeit über IS Externe Bias-Stromeinstellung Zur Verringerung der Stromaufnahme des Bausteins kann über den Pin RSET ein externer Referenzstrom eingeprägt werden, was allerdings die maximale Auslesefrequenz verringert. Hierzu ist an RSET ein Widerstand gegen V zu schalten. Bei Nichtbenutzung ist dieser Pin auf GN zu legen. ie vorliegende Spezifikation betrifft ein neu entwickeltes Produkt. i-haus behält sich daher das Recht vor, aten ohne weitere Ankündigung zu ändern. ie aktuellen aten können bei i-haus abgefragt werden. Ein Nachdruck dieser Spezifikation auch auszugsweise ist nur mit unserer schriftlichen Zustimmung und unter genauer uellenangabe zulässig. ie angegebenen aten dienen ausschließlich der Produktbeschreibung. ies gilt insbesondere auch für die angegebenen Verwendungsmöglichkeiten/Einsatzbereiche des Produktes. Eine Garantie hinsichtlich der Eignung des Produktes für die konkret vorgesehene Verwendung wird von i-haus nicht übernommen. i-haus überträgt an dem Produkt kein Patent, opyright oder sonstiges Schutzrecht. Für die Verletzung etwaiger Patent- und/oder sonstiger Schutzrechte ritter, die aus der Ver- oder Bearbeitung des Produktes und/oder der sonstigen konkreten Verwendung des Produktes resultieren, übernimmt i-haus keine Haftung.
Ausgabe A3, Seite 8/8 BESTELLINFORMATION Typ Gehäuse Bestellbezeichnung i-lfl1402 OBGA LFL1 i-lfl OBGA LFL1 - i-lfl hip Auskünfte über Preise, Liefertermine, Liefermöglichkeiten anderer Gehäuseformen usw. erteilt: i-haus GmbH Tel.: (0 61 35) 92 92-0 Am Kuemmerling 18 Fax: (0 61 35) 92 92-192 55294 Bodenheim Web: http://www.ichaus.com E-Mail: sales@ichaus.com