Übung Integrierte Schaltungen. Norman Wolf

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1 Übung Integrierte Schaltungen

2 Termine: Organisatorisches Themen dieser Übungen sind klausurrelevant

3 Organisatorisches lehrangebot_ws/is_ue/

4 Integrierte Schaltungen Teil I: Herstellung einer integrierten Schaltung im CMOS Prozess (Beispiel: 90-nm-Prozess) Teil II: Integrierte R, L, C und Dioden im CMOS-Prozess

5 Herstellung einer integrierten Schaltung Verfügbare Technologien: Bipolar-Prozess (schneller, höhere Verstärkung, großer Flächenbedarf, große Verlustleistung, geringere Ausbeute als CMOS) CMOS-Prozess (höhere Integration, weniger Verlustleistung, langsamer als Bipolaren) BiCMOS-Prozess (Vereint die Vorteile der Bipolar- und der CMOS- Technologie, die Herstellung ist aber um 10-20% teurer als mit einem reinen CMOS-Prozess) NMOS-Prozess (kleinerer Flächenbedarf als CMOS aber höhere Verlustleistung, heutzutage nicht mehr benutzt)

6 Komplementär-Kanal-MOS- Technik (CMOS) Sehr geringe Ruheverlustleistung in digitalen Schaltungen: es fließt nur ein geringer Strom im durchgeschalteten Zustand (Sperrstrom) Sehr hohe Eingangsimpedanz, rein kapazitiv Herstellung: Das Polysilizium-Gate wirkt als Maske und schützt das untere Gate-Oxide (Self-alignment der Source- und Drain- Diffusionen): sehr hohe Auflösung und Präzision CMOS ist die ideale Technologie für sehr hohe Integration (VLSI). Der heutige Marktanteil der CMOS-Technologie beträgt über 75% Roadmap:

7 Teil I CMOS Prozess

8 Copyright Statement The development of this material was funded by the European Community through the 7 th Framework Program. This material can be used in the curricula of regular master courses at European academia. Use for commercial benefit is prohibited. The copyright notice should be included in all pages.

9 CMOS technology trends M.Dehan imec 9

10 M.Dehan imec 10

11 Was ist CMOS in 1 Folie? M.Dehan -@ imec 11

12 Monokristall-Seule (Si) Wafer CMOS- Prozess Bearbeiteter Wafer Durchmesser max. 45 cm (18 Zoll) Einzelne Chips PYRROS energy

13 CMOS process flow : front end (FE) and back end (BE) M.Dehan -@ imec 13

14 Moderner CMOS Prozessablauf Definition aktiver Bereich Wannen & Kanaldotierung Gate-Elektrode S/D HALO / extensions Spacers HDD junctions Silicides PMD Kontakt Metall1 IMD1 Via1 Metall2. CMOS Front End of Line Prozess CMOS Back End of Line Prozess M.Dehan -@ imec 14

15 CMOS-Prozess Eine integrierte Schaltungen wird mittels verschiedener Schritte gefertigt: Epitaxie (Auftragung / Aufdampfung / Aufwachsung / Abscheidung) Lithographie (Belichtung durch verschiedene Masken) Materialabtragung Chemisches Ätzen (trocken, nass) CMP (chemisch mechanisches Polieren) Dotierung (Implantation / Diffusion) Behandlung mit hohen Temperaturen

16 Ätz-Techniken Zweck: Materialabtragung Nassätzen: fast richtungsunabhängig (isotrop), für große Strukturen, Chemische Aktion: Wafer in Bad eintauchen Trockenätzen: Richtungsabhängige (anisotrop) Gräben möglich, hohe Dichte der Strukturen möglich, Plasmareaktor, physikalisches und chemisches Ätzen involviert CMP: Chemisch mechanisches Polieren Kombination aus Schleifen und chemischen Ätzen Hauptsächlich für das Einebnen verwendet wafer M.Dehan imec 16

17 Front end of line (FEOL) M.Dehan imec 17

18 Poly-Pfade NFET PFETs PWELL NWELL Active Region Feldoxid- Region Parasitärer Transistor M.Dehan imec 18

19 Das sind die 7 FEOL-Module, die im Folgenden vorgestellt werden: 1. Active area module 2. Channel doping module 3. Gate electrode module 4. Source/drain extensions module 5. Spacer module 6. Junctions module 7. Silicide module nmos pmos Active Channel Gate Ext./Halos Spacer Junctions Silicide M.Dehan -@ imec 19

20 Active area module Verwendung von STI = Shallow Trench Isolation Zweck: Definition der aktiven Region, wo sich der Transistor befindet. Gute Isolation zwischen Transistor & parasitären Transistoren. SiO 2 Active Region Active Region P-Substrat M.Dehan -@ imec 20

21 STI (Shallow Trench Isolation) Ausgangspunkt ist ein p-typ-silizium-wafer mit einer <100>-Kristallorientation 450 mm 300 mm 200 mm Wafergrößen P-Substrat M.Dehan imec 21

22 STI (Shallow Trench Isolation) Dünnes (15-20 nm) Oxid - thermisch gewachen = Feldoxid Siliziumnitritschicht (SiN) wird aufgedampft mittels LPCVD (low pressure chemical vapour deposition) Siliziumnitrit ist eine sehr harte Keramik, die als Maske benutzt wird Das Flächenoxid absorbiert den Stress der Siliziumschicht Si 3 N 4 SiO 2 P-Substrat M.Dehan -@ imec 22

23 STI (Shallow Trench Isolation) Aktiver Bereich Lithographieschritt - Photoresist auftragen Si 3 N 4 SiO 2 Photoresist P-Substrate M.Dehan -@ imec 23

24 STI (Shallow Trench Isolation) Aktiver Bereich Lithographieschritt - Photoresist auftragen - Belichten mit UV-Strahlung UV-Licht MASKE RESIST Si 3 N 4 SiO 2 P Substrat M.Dehan -@ imec 24

25 STI (Shallow Trench Isolation) Aktiver Bereich Lithographieschritt - Photoresist auftragen - Belichten mit UV-Strahlung - Entwickeln des Photoresist RESIST Si 3 N 4 SiO 2 P-Substrat M.Dehan -@ imec 25

26 STI (Shallow Trench Isolation) Trockenätzen RESIST Si 3 N 4 SiO 2 P-Substrat Gräben (Trenches) M.Dehan -@ imec 26

27 STI (Shallow Trench Isolation) Resist-Entfernung Die zukünftigen ACTIVEN REGIONEN sind durch die Siliziumnitritmaske geschützt. Si 3 N 4 P-Substrat M.Dehan -@ imec 27

28 STI (Shallow Trench Isolation) Eckenabrundung Kurzes HF-Bad (Hydrofluoridric acid (HF) - Flusssäure) Erneute Oxidation der Seitenwand, um Beschädigungen durch Atzen zu beheben Thermisches Oxid Si 3 N 4 P-Substrat M.Dehan -@ imec 28

29 STI (Shallow Trench Isolation) Aufdampfen des Grabenfülloxids (HDP CVD) Oxid durch High density plasma chemical vapor deposition (HDP CVD) größerer Durchsatz als thermisches Wachstum M.Dehan imec 29

30 STI (Shallow Trench Isolation) Oxid polieren mit CMP-Schritt Stoppen beim Nitrit M.Dehan imec 30

31 STI (Shallow Trench Isolation) Feldoxid-Vertiefung mittels HF-Bad M.Dehan imec 31

32 STI (Shallow Trench Isolation) Entfernung des Nitrits im heißen Phosphorsäure-Bad. M.Dehan imec 32

33 STI (Shallow Trench Isolation) Resultat : Aktive Region sind getrennt und elektrisch isoliert durch shallow trenches FELDOXID-REGIONEN ACTIVE REGION ACTIVE REGION M.Dehan -@ imec 33

34 Channel Doping Module Zweck: Dotierung der Kanäle Wannen- und Einsatzspannungsanpassung nmos PWELL pmos NWELL Tiefe Implantation Definition der P- & N-Wannentypen Erzeugung einer hohen Dotierkonzentration unterhalb des Feldoxids PWELL NWELL Oberflächenimplantation Anpassung der Einsatzspannung Leckstrom-Unterdrückung Arbeitsstromoptimierung Anpassung der Junction-Kapazität M.Dehan imec 34

35 Channel Doping Module Litho. NWELL (nmos-region sind geschützt) Resist M.Dehan imec 35

36 Channel Doping Module NWELL -Definition 1- High-Energy-Implantation Bulk-Dotierung des Transistors : Wannendefinition Hohes Dotierprofil unter dem Feldoxid (erhöht die Einsatzspannung der parasitären Transistoren, so dass sie aus bleiben) Phosphor Resist pmos N-Wanne (NWELL) M.Dehan -@ imec 36

37 Channel Doping Module NWELL 2- Low-Energy Implantation - Vt-Einstellung Optimierung der Dotierung an der Oberfläche: setzen der Einsatzspannung Vt. Phosphor Resist Anpassung der Oberflächendotierung pmos N-Wanne M.Dehan -@ imec 37

38 Channel Doping Module Resist Entfernung pmos N-Wanne M.Dehan imec 38

39 Channel Doping Module Litho. PWELL Resist pmos N-Wanne M.Dehan imec 39

40 Channel Doping Module PWELL 1- High-Energy Implantation Wannendefinition Bor Resist nmos pmos P-Wanne N-Wanne M.Dehan imec 40

41 Channel Doping Module PWELL 2- Low-Energy-Implantation Vt-Anpassung Bor Resist nmos pmos P-Wanne N-Wanne M.Dehan imec 41

42 Gate stack Module Vorher: Zweck: * Erzeugung eines Gateoxids mit hoher Qualität (Gatedielektrikum) * Herstellung der Gate- Elektroden Polysilizium (oder Metall in neusten Prozessen) Gate- Oxid Nachher: MOSFET-Gate Polysiliziumpfad auf Oxid M.Dehan -@ imec 42

43 Gate stack Module Oxidbeschädigungen durch vorangegangene Implantationen müssen beseitigt werden M.Dehan, M. Bardon 43

44 Gate stack Module Oxid-Entfernung durch HF-Bad (Flusssäure) Dieses Bad säubert auch die Siliziumoberfläche und schließt defekte Si-Verbindungen (Defekte) M.Dehan, M. Bardon 44

45 Gate stack Module Ein dünnes Oxid wird aufgewachsen durch thermische Oxidation in einem Ofen Thermisch gewachsenes Oxid = beste Qualität für das Dielektrikum (wenig Defekte und Gitterfehler) In den neusten Technologien wird SiO2 durch High-K- Dielektrika ersetzt, um eine höhere Gate-Kapazität zu erhalten bei gleicher Dicke. Thermisches Si0 2 M.Dehan, M. Bardon 45

46 Gate stack Module Aufdampfen des Polysiliziums (LPCVD) In neusten Technologien werden Metallgates eingesetzt Resist & Gate - Lithographie Photoresist M.Dehan, M. Bardon 46

47 Gate stack Module Die Gate-Lithographie bestimmt die kritische Größe (Critical dimension CD) einer Technologie = minimale Strukturgröße einer Technologie (z.b. 90 nm) = minimale Gatelänge M.Dehan, M. Bardon 47

48 Gate stack Module Trockenätzung des Polys. stoppt am Oxid Resist Entfernung MOSFET-Gate des aktiven Transistor Polysiliziumpfad auf dem Oxid für Poly-Verbindungen kann einen parasitären Transistor verursachen M.Dehan, M. Bardon 48

49 Source/drain extensions and HALOS Zweck : - Minimierung der Kurzkanaleffekte (Short channel effects) - Optimierung des Arbeitsstroms/Transistor-Performance (Rs, Rd,..) NFET PFET HALO oder Pocket-Implantation: - definiert Junction seitlich - stabiles Leffektive (L eff ) - reduziert Vt roll-off LDD : Leicht dotierte Erweiterungen (lowly doped extensions) Begrenzt den Serienwiderstand (Rs) Begrenzt die maximale Feldstärke (hot carrier injection) M.Dehan, M. Bardon 49

50 Source/drain extensions and HALOS HALO-P-Typ-Implantation : Bor 23 <Winkel<45 Info : Poly-Si-Gate-Elektrode nimmt auch diese Implantation auf - nützlich um den Gate-Widerstand zu reduzieren (Rg) - aber beeinflusst die Poly-Verarmung RESIST NFET PFET PWELL NWELL M.Dehan, M. Bardon 50

51 Extension-Implantation Arsen, n- Typ, Winkel~7 Source/drain extensions and HALOS Gefolgt von thermischer Heilung (RTP = Rapid thermal anneal: 1000 C, wenige Sekunden) um Beschädigungen vom Arsen zu reparieren (Risiko der Diffusion) RESIST NFET PFET PWELL NWELL M.Dehan, M. Bardon 51

52 Source/drain extensions and HALOS HALO-N-Typ-Implantation : Arsen 23 <Winkel<45 Niedrige Dosierung keine größeren Beschädigungen (kein Bedarf an RTP) RESIST NFET PFET PWELL NWELL M.Dehan, M. Bardon 52

53 Source/drain extensions and HALOS Extension-Implantation Bor, p-typ, Winkel: ~7 Kleinere Ionen, keine größeren Beschädigungen (kein RTP) RESIST NFET PFET PWELL NWELL M.Dehan, M. Bardon 53

54 Spacer module Zweck: - Abstandshalter zu den hochdotierten Kontakten - Verhinderung von Brücken zwischen Kontakten nach Silicidation SPACER M.Dehan, M. Bardon 54

55 Spacer module Schritt 1 Oxid-Aufdampfung (LPCVD) chemische Niederdruck-Gasphasenabscheidung LPCVD (Low Pressure Chemical Vapor Deposition) Benutzt als Ätzstopmaske für die spätere Nitrit-Ätzung M.Dehan, M. Bardon 55

56 Spacer module Schritt 2 Nitrid-Aufdampfung Das Nitrit wird die späteren Abstandshalter formen. M.Dehan, M. Bardon 56

57 Spacer module Nitrid-Trockenätzung SPACER Trockenätzung ist isotrop: Abstandshalter (Spacers) bleiben übrig, wegen der höheren Dicke in der Nähe des Gates Trockenätzung ist selektiv: Oxid = Stoppschicht M.Dehan, M. Bardon 57

58 Junction module Zweck: -Realisierung der HDD = Highly-Doped-Regionen der Kontakte (Dotierkonzentration ca cm -3 ) - Diese Regionen sind Elektronen-/Löcherreservoirs sowie die Kontaktstellen n+ n+ p+ p+ p+ NFETs PFETs M.Dehan, M. Bardon 58

59 Junction module NFET n-typ-implantation : Arsen oder Phosphor RESIST n+ n+ NFET PFET Entfernung des Resists + Ofenausheilung um die Dotierstoffe zu aktivieren M.Dehan, M. Bardon 59

60 Junction module PFETs p- Typ-Implantation: Bor RESIST n+ n+ p+ p+ p+ Entfernung des Resists + Rapid Thermal Process Lange Ausheilung würde Probleme verursachen, weil Bor sehr klein ist und stark diffundiert. M.Dehan, M. Bardon 60

61 Salicide module Zweck: Das Silicide-Modul sorgt für einen kleineren Source/Drain/Gate-Widerstand Silicide verhindert auch current crowding contact Silicide: metallische Verbindung des Siliziums SALICIDE = Self-Aligned Silicides Silicide ist self-aligned zum Gate und zum S/D-Bereich Kein Silicide-Wachstum auf den Spacer und isolierten Regionen Hauptrisiko während des Prozesses. Brücken (Kurzschlüsse) Silicide am Source, Drain und Gate M.Dehan, M. Bardon 61

62 Salicide module HF-Bad (Flusssäure) für die Beseitigung des beschädigten Oxids über den Source-/Drain-Regionen M.Dehan, M. Bardon 62

63 Salicide module HF-Bad (Flusssäure) für die Beseitigung des beschädigten Oxids über den Source-/Drain-Regionen M.Dehan, M. Bardon 63

64 Salicide module Metal (Co or Ni) wird aufgestäubt (Sputtern) * In alten Technologien (vor 250 nm) wurde meist Titan und Kobalt verwendet. * Heutige Technologien benutzen Nickel M.Dehan, M. Bardon 64

65 Salicide module Ein erster Rapid-Thermal-Prozess (RTP1) erlaubt eine erste Reaktion des Metalls mit dem Silizium M.Dehan, M. Bardon 65

66 Salicide module Selektives Ätzen um das nicht reagierte Metall zu entfernen RTP 2. Weitere Verbesserung des Leitwertes der Silicide-Regionen ohne das Risiko von Kurzschlüssen Keine Brücke M.Dehan, M. Bardon 66

67 Salicide module Ergebniss nach dem Salicide-Modul: Querschnitt Draufsicht Seitenwand- Abstandshalter (Sidewall spacer) M.Dehan, M. Bardon 67

68 CMOS technology process integration Front end of line ist fertig! Jetzt müssen die Devices verbunden werden! = > Back end of line M.Dehan -@ imec 68

69 Back end of line (BEOL) M.Dehan imec 69

70 Das Pre-Metal-Dielectric-Modul (PMD) oder Inter-Level-Dielectric-Module (ILD) Schritt 1: PMD-Schutz Schritt 2: Lückenschließung PSG Schritt 3: Polieren (CMP) Schritt 4: Oxid-Wachstum M.Dehan, M. Bardon 70

71 Das Pre-Metal-Dielectric-Modul (PMD) oder Inter-Level-Dielectric-Module (ILD) Schritt 1: PMD-Schutz Schritt 2: Lückenschließung PSG Schritt 3: Polieren (CMP) Schritt 4: Oxid-Wachstum Schutz vor nachfolgender Ätzung kann auch als Ätzstopmaske während der Kontaktätzung verwendet werden dient auch als Antireflexionsfolie (Anti- Reflective Coating, ARC) für die Kontakt- Lithographie in fortgeschrittenen Technologien auch benutzt, um Stress auf das Device auszuüben um die Beweglichkeit zu steigern PMD-Schutz M.Dehan, M. Bardon 71

72 Das Pre-Metal-Dielectric-Modul (PMD) oder Inter-Level-Dielectric-Module (ILD) Schritt 1: PMD-Schutz Schritt 2: Lückenschließung PSG Schritt 3: Polieren (CMP) Schritt 4: Oxid-Wachstum PSG-Auftragung mit hohem Druck Phosphor-Silicate Glass (PSG): Phosphor dotiertes Oxid. Das Phosphor demobilisiert bewegliche Ionen die evtl. das Front-End beschädigen können. M.Dehan, M. Bardon 72

73 Das Pre-Metal-Dielectric-Modul (PMD) oder Inter-Level-Dielectric-Module (ILD) Schritt 1: PMD-Schutz Schritt 2: Lückenschließung PSG Schritt 3: Polieren (CMP) Schritt 4: Oxid-Wachstum M.Dehan, M. Bardon 73

74 Das Pre-Metal-Dielectric-Modul (PMD) oder Inter-Level-Dielectric-Module (ILD) Schritt 1: PMD-Schutz Schritt 2: Lückenschließung PSG Schritt 3: Polierung (CMP) Schritt 4: Oxid-Wachstum Oxidschicht verhindert den Halt des Resists bei der Kontakt-Lithographie oxide M.Dehan, M. Bardon 74

75 Contact module für Kupfer- Back-End-Of-Line-Prozess M.Dehan, M. Bardon 75

76 Contact module für Kupfer- Back-End-Of-Line-Prozess Kontakt-Lithographie Photoresist M.Dehan, M. Bardon 76

77 Contact module für Kupfer- Back-End-Of-Line-Prozess Trockenätzung bis zum Silicide Photoresist M.Dehan, M. Bardon 77

78 Contact module für Kupfer- Back-End-Of-Line-Prozess Entfernung des Resists M.Dehan, M. Bardon 78

79 Contact module für Kupfer- Back-End-Of-Line-Prozess Sperrschicht-Auftragung (Barrier layer): Ti/TiN für - Haftung (Adhesion) auf hartem Oxid - Titan (Ti) reduziert den Kontaktwiderstand - Titannitrid (TiN) ist ein Barriere, die eine Reaktion von Si oder Ti mit Wolfram (engl.: tungsten) im folgenden Schritt (WF6) verhindert - (Diffusionsbarriere für Kupfer) M.Dehan, M. Bardon 79

80 Contact module für Kupfer- Back-End-Of-Line-Prozess Auftragung von Wolfram Hohe Auftragungsrate Körnung ist gleichverteilt M.Dehan, M. Bardon 80

81 Contact module für Kupfer- Back-End-Of-Line-Prozess Metall-CMP M.Dehan, M. Bardon 81

82 Single Damascene Copper Metal 1 (1/2) Metal 1 Früher : Aluminium (Al, schlechter Leitwert) Jetzt: Verbund-Kupfer (single damascene copper) (hoher Leitwert) Kupfer: METAL 1 Wolfram-Kontakt M.Dehan, M. Bardon 82

83 Single Damascene Copper Metal 1 (1/2) M.Dehan, M. Bardon 83

84 Single Damascene Copper Metal 1 (1/2) Auftragen von Tantalum (Ta)/Tantalumnitrid (TaN) (Barriere, Haftverbesserer) M.Dehan, M. Bardon 84

85 Single Damascene Copper Metal 1 (1/2) Kupfer galvanisch hergestellt M.Dehan, M. Bardon 85

86 Single Damascene Copper Metal 1 Kupfer Entfernung mit CMP M.Dehan, M. Bardon 86

87 Dual Damascene Copper Metal2 Zweck: Vias and Metallpfade werden mit einem Module gefertigt Vias + metal 2 M.Dehan, M. Bardon 87

88 Dual Damascene Copper Metal2 M.Dehan, M. Bardon 88

89 Dual Damascene Copper Metal2 Zwei Oxidschichten mit harten Masken dazwischen gute Ätzstopmaske um die Via-Höhe zu definieren gute Diffusionsbarriere für Kupfer Antireflexionsfolie (Anti-Reflective Coating, ARC) für die Lithographie. Niedriges-K-Dielek. SiC harte Maske Niedriges-K-Dielek. M.Dehan, M. Bardon 89

90 Dual Damascene Copper Metal2 Lithographie-Schritt Vias erste Ätzung: die Vias werden zuerst auf dem oberen Oxid strukturiert M.Dehan, M. Bardon 90

91 Dual Damascene Copper Metal2 : patterning Resist-Entfernung Auftragung der Füllschicht (auch für die Einebnung) M.Dehan, M. Bardon 91

92 Dual Damascene Copper Metal2 : patterning Resist-Auftragung und Metal-2-Lithographie M.Dehan, M. Bardon 92

93 Dual Damascene Copper Metal2 : patterning Ätzung der Füllschicht M.Dehan, M. Bardon 93

94 Dual Damascene Copper Metal2 : patterning Zweifache Ätzung (Dual damascene etch) der Vias und der Gräben im IMD Es ist ein kompliziertes Module, weil das Ätzen der Gräben bei der ersten Ätzstopmaske und das Ätzen der Vias bei der zweiten Ätzstopmaske stoppen muss. M.Dehan, M. Bardon 94

95 Dual Damascene Copper Metal2 : patterning Ergebnis nach der Doppelätzung: M.Dehan, M. Bardon 95

96 Dual Damascene Copper Metal2 : filling Säuberung Auftragen von Tantalum (Ta)/Tantalumnitrid (TaN) (Barriere, Haftverbesserer) Kupfer-Auftragung M.Dehan, M. Bardon 96

97 Dual Damascene Copper Metal2 : patterning Kupfer galvanische Beschichtung Ausheilung bei 250 C für 30 Sekunden in einer H 2 /N 2 - Athmosphäre M.Dehan, M. Bardon 97

98 Dual Damascene Copper Metal2 : patterning CMP M.Dehan, M. Bardon -@ imec 98

99 BEOL overview Dual-Damascene wird wiederholt für alle Metalllagen. Prozess endet mit der Passivierung M.Dehan imec 99

100 Package Pins Draht Pad

101 Packages Dual Inline PIN Chip-Package-Verbindung AJHD TQFP Flip Chip Pin Grid Array Ball Grid Array Source: National Semiconductor

102 Teil II Realisierung der Bauelemente (Standard CMOS)

103 Integrierte Widerstände (1) Poly-Widerstand: Leitwert (Ω/ ): gering Thermischer Koeffizient (TC) (ppm/ C): durchschnittlich Spannungskoeffizient (VC) (ppm/v): niedrig Querschnitt Zsolt M. KOVÁCS VAJNA Plan Zsolt M. KOVÁCS VAJNA

104 Integrierte Widerstände (2) Diffusionswiderstand Widerstand (Ω/ ): mittel TC (ppm/ C): gering VC (ppm/v): mittel Wannen-Widerstand Widerstand (Ω/ ): hoch TC (ppm/ C): hoch VC (ppm/v): hoch Hohe Kapazität gegen Substrat Franco Maloberti

105 Integrierte Kondensatoren Poly/Poly TC: niedrig VC: niedrig Parasitäre Kap.: mittel MOS (Poly/Diffusion) TC: niedrig VC: hoch Parasitäre Kap.: high MIM (Metal/Insulator/Metal) TC: niedrig VC: niedrig Parasitäre Kap.: mittel/niedrig Nachteil: Cap/µm 2 niedrig Metal2 Metal1 Zsolt M. KOVÁCS VAJNA SiO 2 SiO 2 Si-p

106 MOM Kapazitäten Abstand zwischen Metallbahnen verkleinert sich, während IMD-Abstand eher gleich bleibt: -> Intra-Layer-Kapazität wird interessant Immer mehr Metallschichten für eine Kapazität verfügbar -> Metal-Oxid-Metall (MOM) Kapazitäten: VPP vertikaler Plattenkondensator ~2fF/um in 90 nm A. Mercha, B.Parvais IMEC 106

107 Integrierte Spulen Die Kapazität gegen Substrat wird minimiert in dem man die obersten Metallschichten verwendet (z. B. Metal 6) Der parasitäre Serienwiderstand wird minimiert in dem man mehrere Metallschichten in parallel verwendet (z. B. Metal 4+5+6)

108 Integrierter ESD-Schutz V DD n-wanne + p Diff pn-diode V DD Sub n-well pn p ESD-Schutz Input PAD np IC np-diode V DD n Input PAD n-well Sub Sub + n Diff

109 Querschnitt Layout VDD PAD V DD p+ n+ p+ n+ p+ N-Well Sub p- V DD n PAD p+ n p+ V DD n nwell nwell Sub p-