Vertikaler Tunnel-Feldeffekttransistor auf Silizium

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1 UNIVERSITÄT DER BUNDESWEHR MÜNCHEN Fakultät für Elektrotechnik und Informationstechnik Vertikaler Tunnel-Feldeffekttransistor auf Silizium Stefan Sedlmaier Vorsitzender des Promotionsausschusses: Prof. Dr.-Ing. H. Baumgärtner 1. Berichterstatter: Prof. Dr. rer. nat. I. Eisele 2. Berichterstatter: Prof. Dr.-Ing. W. Hansch Tag der Prüfung: Mit der Promotion erlangter akademischer Grad: Doktor-Ingenieur (Dr.-Ing.) Neubiberg, den 24. November 2003

2 Der Druck dieser Arbeit wurde aus Haushaltsmitteln der Universität der Bundeswehr München gefördert.

3 Berichte aus der Halbleitertechnik Stefan Sedlmaier Vertikaler Tunnel-Feldeffekttransistor auf Silizium. Shaker Verlag Aachen 2003

4 Bibliografische Information der Deutschen Bibliothek Die Deutsche Bibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über abrufbar. Zugl.: München, Univ. der Bundeswehr, Diss., Copyright Shaker Verlag 2003 Alle Rechte, auch das des auszugsweisen Nachdruckes, der auszugsweisen oder vollständigen Wiedergabe, der Speicherung in Datenverarbeitungsanlagen und der Übersetzung, vorbehalten. Printed in Germany. ISBN X ISSN Shaker Verlag GmbH Postfach Aachen Telefon: / Telefax: / Internet: info@shaker.de

5 Meiner Familie Selbst ein Weg von tausend Meilen beginnt mit einem Schritt

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7 Zusammenfassung Thema dieser Arbeit sind Technologieentwicklung und Prozessintegration zur Herstellung vertikaler Tunnel-Feldeffekttransistoren (Tunnel-FETs) und Kurzkanal- MOSFETs. Simulationsrechnungen ergänzen die elektrische Charakterisierung der Bauelemente. Das Konzept vertikaler Bauelemente unterscheidet sich vom industriell etablierten, lateralen Bauelementdesign grundlegend. Es basiert auf der Molekularstrahlepitaxie (Molekular Beam Epitaxy) und erlaubt neben der Erhöhung der Packungsdichte von Halbleiterbauelementen die atomare Präzision von Schichtstrukturen und deren Zusammensetzung. Mit dieser Methode kann die Kanallänge des Transistors beliebig skaliert werden ohne prinzipielle Limitierung durch die Belichtungswellenlänge wie in Lateraltechnologie. Der Gesamtprozess zur Herstellung vertikaler Transistoren gliedert sich in das MBE- Schichtwachstum und die nachfolgende Prozessierung mit Hilfe von vier Maskenebenen in der CMOS-kompatiblen Halbleiterlinie (Reinraum der Klasse 1). Eine zentrale Herausforderung stellt die Kontrolle des thermischen Budgets dar. Sowohl hohe Prozesstemperaturen als auch die Dauer der Hochtemperaturschritte beeinträchtigen die Funktionsfähigkeit der Bauelemente, z. B. durch thermische Verbreiterung scharf definierter Dotierprofile. Aus diesem Grund wurde die maximale Temperatur von 800 C, die durch die thermische Gateoxidation bestimmt ist, während der gesamten Prozessierung für Transistoren nicht überschritten. Zentraler Bestandteil dieser Arbeit ist die Technologieentwicklung vertikaler Bauelemente. Dazu wurden im Rahmen der optischen Lithografie die lateralen Strukturgrößen reduziert, indem feine 1 µm-fotolackstege mit geringer Kantenrauheit erzeugt wurden. Diese werden während der Mesaätzung ins Silizium übertragen. Zur Verringerung der Gateoxiddicke an der Mesaseitenfläche wurden ein Prozess zur thermischen Feuchtoxidation bei 800 C (10 nm-oxide) und Rezepte zur Herstellung von 6 nm-rtp-oxiden (Rapid Thermal Processing) entwickelt. Die Qualität der geätzten Mesaoberfläche hat auf die Skalierbarkeit des Gatedielektrikums entscheidenden Einfluss. Deshalb war die Entwicklung eines anisotropen trockenchemischen Ätzverfahrens zur Erzeugung möglichst glatter Mesaseitenflächen nötig. Die dabei plasmageschädigten Kristalloberflächen konnten durch nasschemisches Überätzen weiter geglättet werden. Ein neues Ti-TiN-Al-Metallisierungssystem gewährleistet niederohmige Kontaktwiderstände auf n + dotierten, kristallinen Siliziumschichten und vermindert den seriellen Spannungsabfall am Metall-Halbleiter-Übergang der Drain- bzw. Sourceelektrode.

8 Insgesamt resultiert die Technologieentwicklung in ausgezeichneter Kontrollierbarkeit und Reproduzierbarkeit der Prozesstechnik und erlaubt Ausbeuten funktionierender Bauelemente auf dem Silizium-Wafer von über 90 %. Der in dieser Arbeit vorgestellte vertikale Tunnel-Feldeffekttransistor ist ein neuartiges Bauelement, welches sämtliche Vorzüge vertikaler Technologie in idealer Weise kombiniert (Steigerung der Integrationsdichte, atomare Präzision der Kanallänge, Realisierung extrem hoher Dotierungen mit scharf definiertem Profil). Es besteht im Wesentlichen aus einer δp + i n + Schichtstruktur, dessen elektrische Charakteristik über das vertikale Gate gesteuert wird. Je nach Gatespannung kann in der intrinsischen Siliziumschicht ein Elektronen- bzw. Löcherkanal induziert werden, welcher an der Si-SiO 2 -Grenzfläche einen Tunnelkontakt zum hochdotierten δp + (Source) bzw. n + Silizium (Drain) ausbildet. In Folge dessen schaltet das Gatepotential zwischen der Kennlinie einer Volumen-p-i-n-Diode (ohne angelegte Gatespannung) und einer Tunneldiode an der Si-SiO 2 -Grenzfläche (bei ausreichender Gatespannung). Das Funktionsprinzip des Transistors basiert auf Zener-Tunneln durch den in Sperrrichtung gepolten Tunnelübergang. In Durchlassrichtung der Diode konnte Esaki- Tunneln aufgezeigt werden. Dieses äußert sich bei 200 K in einem negativdifferentiellen Widerstand der Gate-induzierten Tunneldiode an der Si-SiO 2 - Grenzschicht (wenn der Strombeitrag der Volumen-p-i-n-Diode subtrahiert wird). Durch das neuartige Design des vertikalen Tunnel-Feldeffekttransistors gelang es, diesen je nach Gatespannung im n- oder p-kanal-modus zu betreiben. Ferner konnte durch Reduktion der Gateoxiddicke die Einsatzspannung im n-kanal-betrieb des Transistors von gut 6 V (20 nm-oxid) auf gut 3 V (10 nm-oxid) gesenkt werden. Dies veranschaulicht die Skalierbarkeit des Bauelements in Hinblick auf schaltungstechnische Anwendungen. Der Drainstrom des realisierten Tunnel-FETs steigt exponentiell mit der Gatespannung an und kann über sechs Größenordnungen gesteuert werden. Ein konventioneller MOSFET- zum Vergleich erreicht einen exponentiellen Stromanstieg allein im Unterschwellbereich. Bei einer Kanallänge von nur 100 nm zeigt die n-kanal-ausgangscharakteristik des Tunnel-FETs eine perfekte Sättigung des Drainstroms (der Tunnelkontakt liegt an δp + Source). Außerdem liegen der Gate-Leckstrom und der Drain-Source-Sperrstrom im ausgeschalteten Zustand des Transistors um eine bzw. zwei Größenordnungen niedriger als vergleichsweise für 100 nm-mosfets entsprechend der SIA Roadmap toleriert werden kann [Sia01]. Daher eignet sich der Tunnel-FET insbesondere für Low-power- Logik-Schaltungen. Allerdings bleibt der Drainstrom des Tunnel-FETs um etwa zwei Größenordnungen unterhalb des Drainstroms bei der Einsatzspannung eines lateralen MOSFETs. Diesem Nachteil kann entsprechend Simulationsergebnissen - durch Erhöhung der p + Source-Dotierung entgegengewirkt werden.

9 Inhaltsverzeichnis 1 EINLEITUNG THEORETISCHE GRUNDLAGEN VERTIKALER BAUELEMENTE Vertikales Bauelementekonzept Idealer MOS-Kondensator Oxidladungen Grenzflächenzustände Feste Oxidladungen Einfluss der Oberflächen-Orientierung Realer MOS-Kondensator Bänderdiagramme Einsatzspannung p-i-n- und Tunneldiode p-i-n-diode Tunneldiode MOS-Feldeffekttransistor Analytisches Modell Abweichungen vom analytischen Modell / Kurzkanaleffekte Tunnel-Feldeffekttransistor GRUNDLAGEN TECHNOLOGISCHER PROZESSE Gesamtprozess vertikaler Transistoren Scheibenreinigung Thermisches Opferoxid und Segregation RCA-Reinigung Thermische Desorption Wasserstoffplasma-Reinigung... 44

10 3.3 Molekularstrahlepitaxie Bor-δ-Dotierung auf 100 -Substrat Bor-δ-Dotierung auf 111 -Substrat Fotolithografischer Prozess Reaktives Ionenätzen Nasschemisches Überätzen von Siliziumoberflächen Thermische Oxidation LPCVD-Nitridierung TECHNOLOGIEENTWICKLUNG Kristallqualität und thermisches Budget Fotolithografie Post exposure bake Variation der Temperatur des post exposure bakes Variation der Dauer des post exposure bakes Überätzen mit Sauerstoffplasma ICP-unterstützter RIE-Prozess Zusammensetzung des Prozessgases Einfluss der Temperatur Nasschemische Glättung von Siliziumoberflächen Vergleich verschiedener Ätzlösungen Glättung mit Polyätze I bei Variation der Ätzdauer Glättung mit Polyätze II bei Variation der Ätzdauer Nasschemische Überätzung vertikaler Flanken Herstellung von Gateoxiden Planare Feuchtoxide (Rohrofen) Planare RTP-Oxide Vertikale Oxide Metallisierung Ohm scher Kontakt auf p + Silizium Ohm scher Kontakt auf n + Silizium... 84

11 5 INTEGRATION DER PROZESSE Vertikale MOS-Kondensatoren Vertikale Transistoren CHARAKTERISIERUNG VERTIKALER BAUELEMENTE MOS-Kondensatoren nm-feuchtoxid als Dielektrikum nm-oxide als Dielektrika Kurzkanal-MOSFET Tunnel-FET Tunnel-FET auf n + dotiertem Substrat (20 nm-oxid) Experimentelle Kennlinien bei Raumtemperatur Experimentelle Kennlinien bei tiefen Temperaturen Simulierte Kennlinien Tunnel-FET auf p + dotiertem Substrat (10 nm-oxid) Bänderdiagramme Experimentelle Kennlinien Simulierte Kennlinien SCHLUSSFOLGERUNG UND AUSBLICK LITERATURVERZEICHNIS ANHANG A Übersicht verwendeter Abkürzungen B Übersicht der Strukturgrößen vertikaler MOS-Kondensatoren C Transistorabmessungen DANKSAGUNG...153