H. Intel x86 CPU. Höhere Informatik. Systemprogrammierung: - Betriebssystemkonzepte, Ein- & Ausgabe

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Klara Walter
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1 H. Intel x86 CPU Historische Entwicklung des x86 Registersatzes. Complex Instruction Set Computer (CISC), Deskriptoren & Adressierung, Cacheausstattung. Höhere Informatik Systemprogrammierung: - Betriebssystemkonzepte, Ein- & Ausgabe K J Intel CPUs H Architektur: - Modellrechner, Pipelining, Out-Of-Order Technik Digitaltechnik: - Logikbausteine, Schaltnetze & -werke, Zahlen E F G C I D Elektronik B Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-1

2 H.1. Entwicklung des Registersatzes H.1.1 Intel 4004 Registersatz - 4 Bit Teil eines geplanten Chipsatzes für einen japanischen Tischrechner. Charakteristiken: 4 Bit Register & Datenpfade, 12 Bit Adressierung (MPX), 16 Indexregister (4 Bit), 2500 Transistoren... Datenbus Puffer(4) Akku (4) Temp (4) Flags (4) Instruktionsreg. (8 Bit) PC (12 Bits) Reg#0 Reg#1 Stack Level 1 Reg#2 Reg#3 Stack Level 2 Reg#4 Reg#5 Stack Level 3 Reg#6 Reg#7 Reg#8 Reg#9 Reg#10 Reg#11 Reg#12 Reg#13 Reg#14 Reg#15 Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-2

3 H.1.2 Intel 8080 Registersatz - 8 Bit Bit Prozessor. 16 Bit Adressraum, Externe Interrupts, 244 Befehle. Zilog Z80: Konkurrenz, Register 2*, Refresh, NMOS. Akku (8) Temp (8) Flags (5) Instruktionsreg. (8 Bit) Datenbus Puffer(8) B (8) C (8) D (8) E (8) H (8) L (8) Befehlszähler (16) Stackzeiger (16) Auf-/Abzähler (16) Zum Adressbus (16) Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-3

4 H.1.3 Intel 8086 Registersatz - 16 Bit 20 Bit Speicheradresse: ergibt sich als (16*Segment + Offset), little-endian Speichermodell. 16 Bit Arbeitsregister: Akkumulator: (AH, AL) = AX Operand B: (BH, BL) = BX Loop Count: (CH, CL) = CX Data Count: (DH, DL) = DX 16 Bit Adressierungsregister: keine Allzweckregister, sondern Top-Of-Stack, Current Frame, String Move. Segmentregister: evtl. explizite Zuordnung, nur zur Adressierung, um 4 Bit verschoben. Keine Gleitkommaoperationen. Codesegment AH AL Datensegment Stacksegment Extra-Segment (16) Bus Puffer Daten (16), Adresse(20) BH CH Instruktionszeiger (16) Flags (16) BL CL DH (8) DL (8) Stackzeiger SP Basiszeiger BP Source Index Destination Index (16) Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-4

5 H.1.4 Intel Registersatz - 32 Bit Protected Mode (Schon ab 80286): 16-Bit Segmentregister werden als Segmentselektoren umfunktioniert, Umschaltung zwischen Real- & Protected Mode, Schutzfunktionen über die Deskriptoren, Deskriptoren in versteckten Registern, zusätzl. Speicherverwaltungsregister, Privilege Levels. Paging zusätzlich: Control-Register (CR0.. CR3), Im Protected Mode zuschaltbar, => später. Speicherverwaltungsreg. Control-Register, Debug-Register, Test-Register Codesegment-Selektor Datensegment-Selektor Stacksegment-Selektor Extra-Segment-Selektor F-Segment-Selektor! G-Segment-Selektor! EAX EBX ECX EDX ESP EBP ESI EDI EIP EFlags AH AL BH BL CH CL DH DL Stackzeiger SP Basiszeiger BP Source Index Destinat. Index IP Flags (16) Front-Side Bus Daten (32), Adresse(32) Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-5

H.1.5 Pentium Pro Registersatz-Erweiterung - MMX Integrierte Gleitkommaarithmetik: schon ab 80486 kein 80387 Coprozessor nicht mehr nötig, 8 Register à 80 Bit (R0.. R7).

6 H.1.5 Pentium Pro Registersatz-Erweiterung - MMX Integrierte Gleitkommaarithmetik: schon ab kein Coprozessor nicht mehr nötig, 8 Register à 80 Bit (R0.. R7). Multimedia Erweiterungen - MMX: SIMD-Prinzip: Single Instruction Multiple Data, vorerst überlagert mit FP Registern, 8 Register à je 64 Bit, für gepackte Daten, MM0.. MM7. R0 R1 R2 R3 R4 R5 R6 R7 MM0 MM1 MM2 MM3 MM4 MM5 MM6 MM7 Front-Side Bus, Daten (64), Adresse(36)! Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-6

7 H.1.6 Pentium 4 Registererweiterungen - SSEx SSE1, SSE2, SSE3 - Streaming SIMD Extension. 8 XMM-Register à je 128 Bit: für gepackte Integer- & Gleitkommadaten, keine Registerüberlagerung für XMM, schneller Datentransport via XMM, evtl. am Cache vorbei. XMM0 XMM1 XMM2 XMM3 XMM4 XMM5 XMM6 XMM7 MXCSR Front-Side Bus, Daten (64), Adresse(36)! Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-7

8 H.1.7 AMD x86-64 Registersatz - 64 Bit Lizensiert durch Intel als EMT-64 Technologie. Präfix R für 64 Bit Register: z.b. EAX wird auf RAX erweitert Adressierung: Long Mode für 64 Bit Betrieb, Vereinfachte Segmentierung, Compatibilitätsmodi. x86-64 Bit Erweiterung Pentium ia32 Register Legende RIP RFlags EIP EFlags MXCSR- Control, Status 16 Integer Register à je 64 Bit 8 zusätzliche XMM Register à je 128 Bit Paging, Control, Zeux 8 alte Register à 32 Bit 8 Gleitkommabzw. MMX Register à je 80 bzw. 64 Bit 8 XMM Register à je 128 Bit Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-8

9 H.1.8 Pentium Maschinenbefehlssatz Complex Instruction Set Computer (CISC): Befehlscodierung in 1 bis 15 Bytes, Befehlsmodifikation über Präfixe, 24 Adressierungsarten, 480 Befehle. Befehlsformat: Präfix (0-4 Bytes), Opcode (1-2 Bytes), Präfix Opcode A-M Versatz Immediate Adressierungsmodus (0-2 Bytes), Versatz (Displacement, 0, 1, 2, 4 Bytes), Immediate Operand (0, 1, 2, 4 Bytes). Registersatz wie unter H.1.6: 8 Datenregister à 32 Bit, 8 XMM-Register à 128 Bit, 8 FP/MMX-Register à 80 Bit, 6 Segment-Register à 16 Bit, Control-Register... Mittlerweile erweitert auf 8 Byte Immediate Operanden. Op Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-9

10 H.1.9 Speicherdeskriptoren Einführung von Speicherdeskriptoren mit dem Intel 80286: Ursprünglich als Erweiterung des Adressraumes von 16-Bit Prozessoren, Virtueller Speicher mit variabel langen Segmenten, Privilegierungsebenen in den Deskriptoren, zweimal 8000 Deskriptoren. Aktuelle Rechnersysteme: Segmente nur noch historisch, verwenden eher Paging, unpraktisch für 64 Bit. Laden des Selektorregisters holt automatisch den Deskriptor in die CPU. Lokale Deskriptortabelle Globale Deskriptortabelle (im Speicher) Segmentdeskriptor Segmentselektor CPU Rechenregister + Type Flags Segmentadresse Segmentlimit Lineare Adresse PAGING! Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-10

11 H.1.10 Intel i7 Architektur (Nehalem, aktuell 2008) Evolution aus Duo & Netburst Architektur. Virtualisierungstechnik für Hypervisorbetrieb (schon ab Netburst-Arch.), Im Chip integrierte Speicheransteuerung, Eingebaute Temperatursteuerung. Verbesserte Sprungvorhersage. Verfügbar ab Dezember 2008: 2 Hardwarethreads pro Kern, 4 Kerne pro Chip. Level 3 Cache pro Chip: Inklusion von L1 und L2 Caches im L3 Cache, => Reduktion der Abgleichzyklen (Snooping). X86 geschichtliche Entwicklung: Chip L3 Chip L3 DDR3 RAM und E/A Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-11

12 H.1.11 Intel ia-64 Registersatz (Itanium) Ursprünglich als radikal neue Rechnerarchitektur geplant: Emulation der bisherigen ia-32 Maschinen (langsam), optimale Codegenerierung für ia-64 sehr schwierig, nur noch vereinzelt im Einsatz (z.b. für Server), viele technisch hochinteressante Konzepte. EPIC - Explicitly Parallel Instruction Computing: Registerfenster wird jeweils beim Prozeduraufruf rotiert, Compiler plant die mögliche Parallelität, je 128 FP- und Integer-Register à 64 Bit, 8 Branch-, 48 Prädikat-Register. NaT : Not a Token bis zu 96 rotierende Branch Register Prädikat Gleitkomma Register bis zu 32 statische Integer Register Application Register (Management) Technische Informatik 2, Wintersemester 2007/08, P. Schulthess & F. Hauck, VS Informatik, Ulm E-12

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