Kompatibilitätsmodi: Real Mode: - Segmentregister*16+Offset => Adresse - Keine Segmentdeskriptoren, kein Paging, - ~ 1 MB Adressraum.

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1 Kompatibilitätsmodi: Real Mode: - Segmentregister*16+Offset => Adresse - Keine Segmentdeskriptoren, kein Paging, - ~ 1 MB Adressraum Hauptspeicher-Adressierung 15.1 Adressierungsmodi Virtual 386 Mode: - Nutzung der untersten 1 MB des linearen A-Raumes, - Virtual 386 Überwachungsprogramm & Emulator, - Abfangen von privilegierten Instruktionen, - Segmentregisterfunktion wie Real Mode, - Pro VM eine eigene Speicherabbildung, - Grundlage für "DOS-Box". 16 Bit Segment + 16 Bit Offset 20 Bit Adresse 4 Bit Versatz 1 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

2 Protected Mode: Segmentregister sind nun Segmentselektoren. Deskriptoren für Speichersegmente. 16 verschiedene Segmenttypen. Paging ab Intel/386 möglich. 64 Terabyte Adressraum. 4 Privilegierungsebenen. Segmentselektor Segmentdeskriptoren 32 Bit Adresse Segment-Basis + 32 Bit Adresse 2 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

3 Adressierung im Protected Mode Segmentierung und Paging kombinierbar: GDTR GDTR Segmentselektor Virtuelle 32 Bit Adresse Lokale Deskriptortabelle Globale Deskriptortabelle Segment-Basis + Lineare Adresse CR3 Directory Deskriptor- Deskriptor- Deskriptor- tabelle Tables tabelle tabelle + Physikalische Adresse! 3 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

4 15.2 Register ab i Sichtbare Register Für Anwendungsprogramme zugänglich. Arbeitsregister: - Mit Segmentregister verbunden, - aber umsteuerbar mit einem Präfix. Funktionsbezogene Register: - Flags (mit IO-Privilege Level), - Daten, Extra-Daten, - Stack, Code. Ab 486 weitere Register. SS CS DS ES FS GS ESP EIP EAX EBX ECX EDX ESI EDI EBP SP IP AX BX CX DX SI DI BP AL BL CL DL Eflags Flags 4 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

5 Unsichtbare Register Zweck: - Erweiterte Adresse im Protected Mode, - Zugriffsschutz & Prozessorsteuerung, - Betriebssystemaufruf. Kontrollregister CR0..CR3/4: Weitere Register: - Debug & Test Register, - Boundary Scan... Spätere Register (nicht 386): - MMX - Multimedia Extension, - Gleitkomma Operationen. SS CS DS ES FS GS TSSX LDTX CR0 CR1 CR2 CR3 SS-Basis/-Limit CS-Basis/-Limit DS-Basis/-Limit Segment- Deskriptorcaches ES-Basis/-Limit FS-Basis/-Limit GS-Basis/-Limit TSS-Basis/-Limit LDT-Basis/-Limit IDT-Basis/-Limit GDT-Basis/-Limit Debug, Test, JTAG 5 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

6 Evolution vs. Komplikation Die Segmentregister arbeiten im Protected Mode als 16 Bit Segmentselektoren: Tabellenindex LDT GDT Requ. Priv. Level Im Segmentselektor liegt ein Index in die globale oder die lokale Deskkriptortabelle. Gleichzeitig mit dem Segmentregister wird implizit der Segmentdeskriptorcache geladen. Dabei geschehen unter Umständen mehrere Hauptspeicherzugriffe. Auch für das aktuelle Task-State Segment und die lokale Deskriptortabelle werden Deskriptoren gepuffert (cached). Selektorregister TSSX und LDTX können gelesen werden. 6 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

7 (5) Kontrollregister: Maschinenkonfigurierung, Maschineneigenschaften, Seitentabellen. CR0: - Paging, - Taskswitch, - Coprocessor, - Protected Mode. CR0 CR1 CR2 CR3 CR4 PG... TS, EM, MP, PE reserviert Fault Adresse Directory Adresse CPU Erweiterungen 7 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

8 Datenstrukturen 15.3 Segmentdeskriptoren Originaldeskriptoren liegen in lokaler oder globaler Deskriptortabelle. Segmentdeskriptor-Caches unsichtbar in der CPU vorhanden. Potential für einen segmentierten virtuellen Speicher ohne Seiteneinteilung: - evtl. Segment-Deskriptoren ein- & auslagern und Selektoren ergänzen. - gleichzeitig jeweils 8000 lokale und 8000 globale Deskriptoren, - anstatt eines Zeigers nur ein Segment-Selektor, - für jedes Objekt einen Segmentdeskriptor, - Evtl. LDT-Register umsetzen. Schutzfunktion bei Segmentierung: - Protection Level ( )=(privileged... non-priv.) - Zugriffsmodus (exec, read, write ), - Feldlänge im Deskriptor. 8 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

9 Deskriptor für Applikationssegmente: Intel 286 "Historium". Granularität der Länge: - 1 Byte / 4K. 32 Bit oder 16 Bit Instruktionen & Adressen. Granularität 32/16 Bit, Reserve, OS use, Present, Protect 0..3, Application-Deskr., Beim Zugriff auf ein ausgelagertes Segment erfolgt ein Interrupt an das OS Typ Applikationssegm., DT=true. 4 Basis Limit Nur Deskriptoren mit gleicher oder schlechterer Sicherheitsstufe dürfen geladen werden (CS) P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

10 Kennung für Applikationssegemente Bit#11=true (EXE-Bit): Code - Codesegment, darf ausgeführt werden, - darf auch gelesen werden, falls Bit#9=true (W/R), - falls Bit#10=true (conforming), ausführbar durch unterprivilegiertes Segment. Bit#11=false (EXE-Bit): Data - Datensegment, nicht ausfühbar, - schreiben, falls Bit#9=true (W/R), - falls Bit#10=true (abwärts), erstreckt sich das Segment von der Basisadresse nach unten (Stack). #11: EXE (code/not data) #10: E/C (downward,conforming), #9: W/R (write data, read code), #8: A (accessed). 1 Typ Bit#8=true (Access-Bit): - dieses Segment wurde benützt, - nützlich für die Speicherauslagerungsstrategie. 10 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

11 Intel386 System-Segmente Haben das DT-Bit gelöscht (286er Segmente weggelassen). Call-Gate Deskriptor (Typ = 12): - beschreibt den Einsprung in eine geschützte Routine, - normalerweise in einem anderen Segment (far call), - referenziert einen weiteres Segmentdeskriptor, - ändert kurzzeitig die Privilegierungsebene, - übernimmt bis zu 128 Parameterbytes: present, privilege, typ12 Zieloffset Zielsegment # Zieloffset DWcnt 11 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

12 Interrupt-Deskriptoren (Typ = 14): - Beschreibt den Einsprung in eine Interruptroutine, - 8 Byte Einträge in der Interrupt-Deskriptortabelle, - IDT-Basis/Limit geladen über LIDT-Instruktion, present, privilege, typ14/15 Zieloffset Zielsegment # Zieloffset Trap-Gate Deskriptoren (Typ = 15) arbeiten ähnlich wie Interruptdeskriptoren, jedoch ohne die Interrupts zu maskieren: LDT Segmentdeskriptor (Typ = 2): - kann nur in der Globalen Deskriptortabelle liegen, - wird durch eine LLDT-Instruktion geladen, - beschreibt eine Lokale Deskriptortabelle, - Format wie Applikationsdeskriptor. 12 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

13 Task-Gate Deskriptor (Typ = 5): - referenziert ein Task-State Segment (TSS), - evtl. mehrere Task-Gates für ein TSS, - enthält Privilegierungsstufe: Ein Task-Switch erfolgt falls: - laden von Selektor für Task-Gate oder TSS, - i.e. Call- oder Jump-Instruktion, - Interrupt oder Exception, - IRET v. nested Task. present, privilege, typ=5 Tables TSS Zielsegment # 13 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

14 Task-State Segment Deskriptor (Typ = 9/11): - Enthält aktuellen/geretteten Prozessorzustand (TSS), - Segmentselektor für lokale Deskriptortabelle, - Basisadresse für Seitentabellendirectory, - Stacks der Privilegierungstufen 0,1,2, - aktuell sichttbare Prozessorregister, - Zugriffsmaske für die E/A-Ports, - Link zum vorherigen Tasksegm., - aktives TSS mit Typ=11, - Nested-Task Flag. Task-State Segment IO-Permission Bitmap OS Zeux TSS-Limit IO-Bitmap Register Stacks 0,1,2 PrevTSS Task-Register TSS-Base 14 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

15 Zugriffsschutz-Mechanismen Zugang über Gate-Deskriptoren. Zugang zur privilegierteren Ebene nur über ein Gate: - Call, Trap, Interrupt, Task (TSS) - Ausnahme: Conforming Deskriptors. Vier Privilegierungsebenen: - 3: Anwendungsprogramme, - 2: Laufzeitumgebungen, GUI : Gerätetreiber, - 0: Kernel. Privilegierungscode: - CPL im aktuellen Codesegment, - RPL im Selektorargument, - DPL im Deskriptor, - IOPL in Flags Paging folgt auf die Segmentierung 15 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

16 Die Segmentierung ermöglicht, mindestens 64 Terabytes zu adressieren. Resultat der Segmentierung ist 32 Bit lineare Adresse oder Exception. Ist eine Segment ausgelagert, so wird beim Zugriff eine Exception erzeugt und das Segment eingelagert. Die lineare Adresse kann in 4 KB Blöcken auf physikalische Seiten übersetzt werden. Die Übersetzungstabellen sind 2-stufig: Segmentierung Paging Paging auf Basis der linearen Adresse CR3 Directory Directo Directo Directo Directo Directo Directo Directo Tables ry ry ry ry ry ry ry Frames 16 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

17 Seitentabelleneintrag (Intel Pentium) : Kacheladresse nur gültig, wenn Seite im Speicher vorhanden ist. Frame/Kachel-Adresse Auffinden der Seite im Sekundärspeicher. Caching Strategie und Schreibrechte. 12 Avail 00 dirty accessed PCD PWT U/S W/R P Nutzbar für Betriebssystem beschrieben Use-Bit Seite hat Cache Disabled Cache durchschreiben User Seite, nicht Supervisor Seite beschreibbar Präsenz Bit, Seite vorhanden 17 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm

18 15.5 Grafik-Adressübersetzungstabelle abgekürzt "GART": - übersetzt logische Speicherzugriffe in physikalische, - findet sich in AGP-fähigen Host-Bridges, - Grafiktreiber setzt die Tabelleneinträge. 3D-Grafikadapter: - greifen als Busmaster in den Hauptspeicher hinein, - arbeiten auf logischen Koordinaten & Strukturen. Physikalische Buszugriffe: - für normale PCI-Geräte, - über den PCI Bus, - über Hostbus, - zum Cache. AGP Grafikadapter (3D) Logische Adressen CPU: (Treiber/SW) MMU GART Host-Brücke (PCI/AGP) Physikal. Adressen Hauptspeicher 18 P. Schulthess, Systemprogrammierung I, 2002, VS Informatik Ulm