Abbilden von virtuellen auf physikalische Adressen

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1 Abbilden von virtuellen auf physikalische Adressen Virtuelle Adresse Virtuelle Seitennummer Seiten Offset Translation Physikalische Adresse Physikalische Seitennummer Seiten Offset Quiz: Größe x des virtuellen Adressraumes, Größe y des physikalischen Adressraumes und Größe z der Speicherblöcke? SS 2012 Grundlagen der Rechnerarchitektur Speicher 46

2 Weitere Details zur Address Translation Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 47

3 Page Faults Page Fault: die Page muss in eine freie Page im Speicher geladen werden. Was, wenn keine Page mehr frei ist? Andere Page im Speicher muss ausgelagert werden. Mögliche Ersetzungsstrategie: LRU (siehe voriges Thema Caching). Woher weiß man eigentlich, welche Page schon lange nicht mehr adressiert wurde? Manche Prozessoren können die Page Table mit einem Reference/Use Bit taggen. Den Rest muss das Betriebssystem übernehmen (mehr dazu in der Vorlesung Betriebssysteme) SS 2012 Grundlagen der Rechnerarchitektur Speicher 48

4 Wie groß ist die Page Table? Im vorigen (typischen) Beispiel verwenden wir 20 Bits zum indizieren der Page Table. Typischerweise spendiert man 32 Bits pro Tabellen Zeile (im Vorigen Beispiel brauchten wir mindestens 18 Bits). Damit benötigen wir insgesamt: Anzahl Page Table Einträge: Größe der Page Table: Wir benötigen so eine Page Table pro Prozess! Noch gravierender ist es natürlich für 64 Bit Adressen! Größe der Page Table: SS 2012 Grundlagen der Rechnerarchitektur Speicher 49

5 Techniken zur Reduktion der Page Table Größe Page Table Größe ist limitiert durch ein spezielles Limit Register: Adressen erst mal nur bis maximal dem Inhalt des Limit Registers erlaubt. Limit Register wird nur bei Bedarf (also überschreiten) erhöht. Sinnvoll, wenn Speicher nur in eine Richtung wächst. Page Table ist in zwei Segmenten organisiert: Beide Segmente wachsen wie vorhin beschrieben mittels eines Limit Registers nur bei Bedarf. Ein Segment wird für den Stack verwendet und wächst von oben nach unten. Das andere Segment wird für den Heap verwendet und wächst von unten nach oben. Höchstes Adress Bit bestimmt welches der beiden Segmente verwendet wird. (Also: Speicher in zwei gleich große Teile unterteilt) SS 2012 Grundlagen der Rechnerarchitektur Speicher 50

6 Techniken zur Reduktion der Page Table Größe Invertierte Page Tables: Es wird eine Hash Funktion auf die virtuelle Adresse angewendet. Die Größe der Page Table entspricht der Anzahl Seiten im physikalischen Speicher. Jeder Eintrag speichert die aktuellen High Order Bits der Adressen zu den die aktuelle Page gehört. Mehrere Level von Page Tables: Oberster Level zeigt zunächst auf sehr große Blöcke (auch als Segmente bezeichnet). Innerhalb eines Segments wird wiederum mittels Page Table feiner (dann als Pages bezeichnet) unterteilt. Referenzieren einer Page: High Order Bits bestimmen das Segment (wenn vorhanden); die nächsten Bits dann die richtige Page in diesem Segment. Nachteil dieses Verfahrens: Adress Translation ist aufwendiger. SS 2012 Grundlagen der Rechnerarchitektur Speicher 51

7 Techniken zur Reduktion der Page Table Größe Paged Page Tables: Page Table befindet sich selber im virtuellen Speicher. Mögliche rekursive Page Faults müssen durch geeignete Betriebssystem Mechanismen verhindert werden. (Keine weiteren Details hier) SS 2012 Grundlagen der Rechnerarchitektur Speicher 52

8 Schreiben von Pages Schreiben einer Page in den Swap Space ist sehr teuer (kostet millionen von CPU Zyklen). Write Through Strategie (siehe Abschnitt über Caching) ist hier somit nicht sinnvoll. Eine sinnvolle Strategie ist Write Back, d.h. nur, wenn die Seite von einer anderen in den Swap Space verdrängt wird, wird diese auch in den Swap Space geschrieben. Auch das ist immer noch gleich so teuer, kommt aber seltener vor. Muss man eine verdrängte Seite eigentlich immer zurückschreiben? Nur, wenn diese verändert wurde. CPU muss bei jedem schreibenden Zugriff auf eine Page in der Page Table ein Dirty Bit setzen. SS 2012 Grundlagen der Rechnerarchitektur Speicher 53

9 Beobachtung für jeden Speicherzugriff Virtueller Speicher ist aufwendiger als direkter physikalischer Zugriff Erst nachschlagen der Page im Speicher. Dann Zugriff auf den Speicher. Wie kann man das soweit wie möglich beschleunigen? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 54

10 Der Translation Lookaside Buffer (TLB) Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 55

11 Protection mittels virtuellem Speicher Virtueller Speicher erlaubt, dass mehrere Prozesse auf denselben physikalischen Speicher zugreifen. Es ist unter Umständen sinnvoll, den Speicherbereich vor Schreibzugriff zu schützen. TLB und Page Table speichern ein extra RW Bit. (1) Wer setzt dieses RW Bit? (2) Wie setzt man dieses Bit? Zu (1): Ein Betriebssystem Prozess. Zu (2): Einfache Maschineninstruktionen? Problem: Jeder kann dann das Bit setzen. Prozess 1 Page Prozess 2 SS 2012 Grundlagen der Rechnerarchitektur Speicher 56

12 Betriebsmodi einer CPU Häufig zwei unterschiedliche Betriebsmodi: Normaler Betriebsmodus Kernel (oder auch Supervisor) Mode CPU erlaubt die Ausführung bestimmter Maschinen Instruktionen nur im Kernel Mode. Page Tables werden im physikalischen Speicher abgelegt, auf den kein anderer virtueller Adressraum zeigt. Wie erreicht man den Kernel Mode? Es muss verhindert werden, dass jeder die CPU in diesen Modus versetzen kann. Üblicher Weg: System Call. Erinnerung: damit kann man eine Betriebssystemfunktion aufrufen. Mit System Call wird eine Exception ausgelöst und an eine Speicherstelle gesprungen, die nur in Kernel Mode zugreifbar ist. SS 2012 Grundlagen der Rechnerarchitektur Speicher 57

13 Was passiert bei einem Page Fault noch? Aktueller Prozess kann die Instruktion, die den Page Fault ausgelöst hat, nicht weiter ausführen. Betriebssystem kann einem anderen Prozess die CPU zur Verfügung stellen. Sobald die Page geladen ist, kann dem ursprünglichen Prozess die CPU wieder zur Verfügung gestellt werden. Hierzu muss der ursprüngliche Prozesskontext wieder hergestellt werden; unter anderem natürlich der PC auf die Instruktion gesetzt werden, die den Page Fault verursacht hatte. SS 2012 Grundlagen der Rechnerarchitektur Speicher 58

14 Segmentierung Motivation Bisher haben wir feste Blockgrößen betrachtet. Ziel: Paging stellt dem Anwender einen großen (eindimensionalen) Speicher von 0 bis 2 b 1 (b = Bit Tiefe) bereit. Annahme Programm benötigt mehrere Speicherbereiche deren Längen im Programmablauf variabel sind. Beispiel Compiler: Symboltabelle Source Code Konstanten Parse Tree Call Stack 0 A B C D E 2 b 1 Für solche Anwendungsfälle ist es besser dem Anwender sichtbar mehrere unabhängige Speicherbereiche zur Verfügung zu stellen. SS 2012 Grundlagen der Rechnerarchitektur Speicher 59

15 Voriges Beispiel Compiler: 24K Segmentierung Grundidee 20K 20K 16K 12K 8K 4K 0K Symbol Tabelle 16K 12K 8K 4K 0K Source Code Konstanten Parse Tree Dieses Konzept mit variablen Blockgrößen nenn man Segmentierung. 4K 0K Im Gegensatz zu Paging: explizit sichtbare zweidimensionale Adressierung (n,k) mit Segment Nummer n und Segment Offset k Anfang kann auf einen beliebigen Startpunkt im Speicher zeigen. Die physikalische Adresse ergibt sich aus Anfang + Offset. Segmente können beliebig lang sein; benötigt auch Bounds Check. Call Stack Segmentierung ermöglicht auch einfaches Sharing von Code (und natürlich auch Daten) zwischen Prozessen. Alle können die gleiche Adresse (n,k) verwenden. Protection kann explizit erfolgen. [Paging: virtueller Adressbereich muss verfügbar sein; Protection implizit] SS 2012 Grundlagen der Rechnerarchitektur Speicher 60 16K 12K 8K 4K 0K 12K 8K 4K 0K

16 Implementierung über Segment Tabelle Adressierung im virtuellen Addressraum Segment Nummer (Selector) Offset Eintrag in Segmenttabelle Segmenttabelle Basis Adresse Limit Andere Felder (z.b. Priviledge, Protection, ) + N Bit lineare Adresse Damit geeigneter Zugriff auf physikalischen Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 61

17 Segmentierung versus Paging Paging Für den Programmierer sichtbar Nein Ja Anzahl verfügbarer linearer 1 Viele Adressbereiche Mehr als der physikalische Ja Ja Speicherbereich verfügbar Trennung von Programm und Daten mit Nein Ja unterschiedlichem Protection möglich Unterstützung mehrerer Nein Ja Speicherbereiche mit dynamischer Größe Unterstützung von Code Sharing Nein Ja Motivation für die Einführung/Verwendung Bereitstellung eines großen Adressraumes bei limitiertem physikalischem Speicher Segmentierung Trennung von Programm und Daten in logische unabhängige Adressbereiche. Unterstützung von Sharing und Protection SS 2012 Grundlagen der Rechnerarchitektur Speicher 62

18 Problem mit purer Segmentierung Pure Segmentierung: Jedes Segment belegt ab einer Basisadresse einen aufeinanderfolgenden physikalischen Speicherbereich. (z.b. Ausgangspunkt (a)) Mit der Zeit entsteht eine sog. externe Fragmentierung (z.b. (b), (c), (d)) Mögliche Lösung: Compactation (z.b. (e)) Segment 4 (7K) Segment 3 (8K) Segment 2 (5K) Segment 1 (8K) Segment 0 (4K) Segment 4 (7K) Segment 3 (8K) Segment 2 (5K) (3K) Segment 7 (5K) Segment 0 (4K) (3K) Segment 5 (4K) Segment 3 (8K) Segment 2 (5K) (3K) Segment 7 (5K) Segment 0 (4K) (3K) Segment 5 (4K) Segment 6 (4K) Segment 2 (5K) Segment 7 (5K) Segment 0 (4K) SS 2012 Grundlagen der Rechnerarchitektur Speicher 63 (4K) (3K) (10K) Segment 5 (4K) Segment 6 (4K) Segment 2 (5K) Segment 7 (5K) Segment 0 (4K) (a) (b) (c) (d) (e)

19 Lösung: Segmentierung mit Paging (1) Beispiel Intel Pentium: Es gibt zwei Segment Tabellen (mit 8K+8K Einträgen) GDT (Global Descriptor Table) eine globale Tabelle für alle Prozesse LDT (Local Descriptor Table) für jeden Prozess eine individuelle Tabelle Es gibt 6 sog. Segment Register (u.a. CS als Selector für Code und DS als Selector für Daten) Selector Format 16 Bit Index 0=GDT 1=LDT Privilege Level (0 3) Mittels Index: Zugriff auf Segment Descriptor in LDT oder GDT (Privilege Level gleich) SS 2012 Grundlagen der Rechnerarchitektur Speicher 64

20 Lösung: Segmentierung mit Paging (2) Beispiel Intel Pentium: Aufbau eines Segment Descriptors (8 Bytes) Base: 32 Bit Basis Adresse des Segments (Format bzgl. Base und Limit ist Downward Kompatibilität mit 24 Bit Base des 286 geschuldet) (Privilege Level, Segement Type und Protection siehe gleich) Limit: mittels Granularity Bit entweder in Bytes (max. Segmentgröße 2 20 =1MB) oder in 4K Pages (max. Segmentgröße 4K*2 20 =4GB) Damit zunächst also: Zugriff auf physikalischen Speicher mittels Basis Adresse plus Offset (Segemente dürfen sogar überlappen) Wo ist denn Paging als Lösung angewendet??? Bildquelle: Andrew S. Tanenbaum, Modern Operating Systems, Second Edition, 2001 SS 2012 Grundlagen der Rechnerarchitektur Speicher 65

21 Lösung: Segmentierung mit Paging (3) Beispiel Intel Pentium: Bit in globalem Control Register kann man Paging dazuschalten Lineare Adresse wird dann nicht direkt als physikalische Adresse verwendet Stattdessen wird die Adresse als virtuelle Adresse des Pagings verwendet Virtuelle 32 Bit Adresse: es wird zweistufiges Paging verwendet Dir Page Offset Lineare Adresse Bemerkung: Pentium verwendet selbstverständlich TLB zwecks Performancesteigerung Bemerkung: Pentium erlaubt auch nur Paging ohne Segmentierung (setze alle Segmentregister auf denselben Segment Selector, Descriptor Base=0 und Limit=max) Bildquelle: Andrew S. Tanenbaum, Modern Operating Systems, Second Edition, 2001 SS 2012 Grundlagen der Rechnerarchitektur Speicher 66

22 Zum Abschluss: Protection Beispiel Intel Pentium: Vier Protection Level (0 bis 3; Level 0 hat höchste Privilegien) Zu jedem Zeitpunkt befindet sich ein Programm in einem der Level Jedes Segment ist ebenfalls einem Level zugeordnet. Unmittelbarer Zugriff auf Segment nur aus gleichem Level oder aus Level mit höheren Privilegien möglich; ansonsten Trap/Exception! Aufruf von Prozeduren ist aber auf kontrollierte Weise über call Instruktion möglich call verwendet anstatt Adresse einen Segment Selector Dieser beschreibt einen sogenannten call Gate (welcher die Aufrufadresse festlegt) Damit Sprung an beliebige Stelle nicht möglich; nur offizielle Eintrittspunkte können verwendet werden Typisches Beispiel (siehe Grafik) Type Feld wird zur Unterscheidung zwischen Code Segment, Daten Segment und verschiedene Typen von Gates verwendet Bildquelle: Andrew S. Tanenbaum, Modern Operating Systems, Second Edition, 2001 SS 2012 Grundlagen der Rechnerarchitektur Speicher 67

23 Parallelität und Caches SS 2012 Grundlagen der Rechnerarchitektur Speicher 68

24 Cache Kohärenz Problem CPU 1 (oder Core 1) CPU 2 (oder Core 2) Cache Cache Speicher Zeitschritt Event Cache Inhalt für CPU A Cache Inhalt für CPU B Speicherinhalt für Adresse X CPU 1 liest X CPU 2 liest X CPU 1 speichert 1 nach X SS 2012 Grundlagen der Rechnerarchitektur Speicher 69

25 Wann gilt ein Cache als kohärent? 1. Lesen von Speicherstelle X nach schreiben in Speicherstelle X sollte den geschriebenen Wert zurück geben, wenn kein weiterer Prozess auf die Stelle X geschrieben hat. 2. Nachdem ein Prozess in Speicherstelle X geschrieben hat, sollte nach einer gewissen Zeit jeder Prozess den geschriebenen Wert in X vorfinden. 3. Zwei Schreiboperationen von zwei Prozessen in die Speicherstelle X sollte von jedem Prozess in der gleichen Reihenfolge gesehen werden. (Schreiben ist serialisiert) SS 2012 Grundlagen der Rechnerarchitektur Speicher 70

26 Wie erreicht man Kohärenz? Write Invalidate Protokoll: Wenn ein Prozess in einen Speicherstelle schreibt wird die Speicherstelle in den Caches aller anderen Prozesse invalidiert. Busaktivität Inhalt des Caches von CPU A Inhalt des Caches von CPU B CPU A liest X Cache Miss für X 0 0 CPU B liest X Cache Miss für X CPU A schreibt 1 nach X Cache Invalidierung für X 1 1 CPU B liest X Cache Miss für X Prozessoraktivität Speicherinhalt für X Wie wird das Invalidieren technisch erreicht? Snooping: Jeder Cache Controller überwacht den gemeinsamen Bus, ob auf einen eigenen gecachten Inhalt geschrieben wird. 0 SS 2012 Grundlagen der Rechnerarchitektur Speicher 71

27 Ergänzung: RAM und ROM SS 2012 Grundlagen der Rechnerarchitektur Speicher 72

28 Speichern eines Bits versus viele MB Wir wissen wie wir einzelne Bits speichern können (Erinnerung: Latches, Flip Flops) Mehrere solcher Bausteine können zu Register zusammengebaut werden D Q CK Wie baut man daraus aber komplexe RAM Bausteine? Bildquelle: Andrew S. Tanenbaum, Structured Computer Organization, Fifth Edition, 2006 SS 2012 Grundlagen der Rechnerarchitektur Speicher 73

29 Beispiel: Speicherbaustein mit Adressierung Dateneingänge (3 Bit): I 0, I 1, I 2 Datenausgänge (3 Bit): O 1, O 2, O 3 Adressleitungen (4 Wörter ): A 0, A 1 Kontrollleitungen: CS = Chip Select RD = Read (=1) / Write (=0) OE = Output Enable Lesen und Schreiben am Beispiel Wenn man entweder liest oder schreibt können I 0, I 1, I 2 und O 1, O 2, O 3 auch dieselben Leitungen sein (das spart Pins und Busleitungen). Dies erfordert aber, dass beim Schreiben die Ausgabe getrennt wird. Baustein hierfür: noninverting und inverting Buffer: (sog. Tri State Device: Ausgabe 0/1 oder none (d.h. open circuit)) Bildquelle: Andrew S. Tanenbaum, Structured Computer Organization, Fifth Edition, 2006 SS 2012 Grundlagen der Rechnerarchitektur Speicher 74