Grundlagen der Rechnerarchitektur

Transkript

1 Grundlagen der Rechnerarchitektur Prozessor

2 Übersicht Datenpfad Control Pipelining Data Hazards Control Hazards Multiple Issue Grundlagen der Rechnerarchitektur Prozessor 2

3 Datenpfad einer einfachen MIPS CPU Grundlagen der Rechnerarchitektur Prozessor 3

4 Ziel Konstruktion des Datenpfads einer einfachen MIPS CPU als Blockschaltbild. Die CPU hat 32 Register und soll folgende MIPS Instruktionen realisieren: Instruktionen für Speicherzugriff: lw,, sw lw $s1, 4($s2) # $s1 = Memory[$s2+4] sw $s1, 4($s2) # Memory[$s2+4] = $s1 Arithmetisch logische Instruktionen: add, sub, and, or, slt add $s0, $s1, $s2 # $s0 = $s1 + $s2 slt $s0, $s1, $s2 # $s0 = ($s1<$s2)? 1 : 0 Branch Instruktion: beq beq $s1, $s2, 4096 # $pc = $pc <<2, wenn $s1=$s2 Grundlagen der Rechnerarchitektur Prozessor 4

5 Datenpfad einer einfachen MIPS CPU Erster Abschnitt des Datenpfades fd Grundlagen der Rechnerarchitektur Prozessor 5

6 Benötigte Bausteine Speicherbaustein in dem die abzuarbeitenden Instruktionen stehen. Instruction Address ist 32 Bit groß. Wenn an den Leitungen Instruction Address eine Adresse anliegt, liegt im nächsten Taktzyklus eine 32 Bit lange Instruktion auf den Instruction Leitungen. Register in dem der Programm Counter steht. Hier steht die Adresse der nächsten abzuarbeitenden Instruktion. Eine ALU, die fest auf die Funktion Addieren verdrahtet ist. Mit dieser ALU wird der Program Counter in 4er Schritten erhöht, um auf die nächste folgende Instruktion zu zeigen. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Logik und Arithmetik 6

7 Erster Schritt der Instruktionsausführung Mit dem neuen Clock Signal passiert folgendes: Instruction Fetch: Lag der Program Counter Wert seit dem letzten Clock Signal am Instruction Memory an, erscheint mit dem nächsten Clock Signal die nächste auszuführende Instruktion an der Instruction Leitung. Program Counter erhöhen: Damit der Speicher schon mit dem Bereitstellen der nächsten Instruktion beginnen kann, wird der Program Counter direkt zu Beginn der Instruktionsabarbeitung auf die nächste abzuarbeitende Instruktion gesetzt. Grundlagen der Rechnerarchitektur Prozessor 7

8 Das Blockschaltbild dazu Grundlagen der Rechnerarchitektur Prozessor 8

9 Datenpfad einer einfachen MIPS CPU Arithmetische Logische h h Operationen Grundlagen der Rechnerarchitektur Prozessor 9

10 Betrachten zunächst R Typ Instruktionen Erinnerung, Instruktionen vom R Typ Format: opcode src1 src2 dest shamt funct 6 Bit 5 Bit 5 Bit 5 Bit 5 Bit 6 Bit R Typ (Register Typ) Solche Instruktionen machen immer folgendes: Lese zwei Register (src1 und src2) Führe eine ALU Operation darauf aus Schreibe Ergebnis zurück in ein Register (dest) Alle hier zu realisierenden arithmetisch logischen Instruktionen (d.h. add,, sub,, and,, or,, slt) ) sind R Typ Instruktionen. Zum Speichern der Registerinhalte und zur Durchführung der Rechenoperationen benötigen wir zwei weitere Bausteine. Grundlagen der Rechnerarchitektur Prozessor 10

11 Register File und ALU Auf den Read Data Leitungen liegen die 32 Bit Inhalte der Die ALU rechnet auf 32 Register, die den 5 Bit Read Register Inputs entsprechen. Bit Werten. Die ALU Ein Register File Fileistwesentlichist schneller als der Speicher. Operation wirdüber die Daten liegen in einem Instruktionszyklus unmittelbar auf 4 Bit ALU Operationden Read Data Leitungen vor. In einem Taktzyklus Leitungen gewählt; überschriebener Registerinhalt ist erst im darauf hierzu später mehr. Die folgenden auf den Read Data Leitungen sichtbar. Zero Leitung ist 0, wenn Zum Schreiben in ein Register müssen die Daten auf den das ALU Ergebnis 0 Write Data Leitungen vorliegen und die RegWrite Leitung ergab. muss aktiv sein. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 11

12 Erweiterung des Blockschaltbilds Grundlagen der Rechnerarchitektur Prozessor 12

13 Datenpfad einer einfachen MIPS CPU Die Branch Instruktion beq Grundlagen der Rechnerarchitektur Prozessor 13

14 Betrachten nun Branch Instruktion beq Erinnerung, Branch Instruktionen beq ist vom I Typ Format: opcode reg1 reg2 Offset 6 Bit 5 Bit 5 Bit 16 Bit I Typ (Immediate Typ) beq Instruktion macht immer folgendes: Ziehe zwei Register voneinander ab (reg1 und reg2) Wenn das Ergebnis ungleich 0: nächste Instruktion ist bei PC+4 Wenn das Ergebnis gleich 0 : Sign Extension von 16 Bit Offset auf 32 Bit Zahl x x = 4*x (lässt sich durch ein Links Shift von 2 erreichen) nächste Instruktion ist bei PC+4+x Berechnung reg1 reg2 ist durch den Datenpfad schon realisiert. Für den Rest brauchen wir noch zwei neue Bausteine: Grundlagen der Rechnerarchitektur Prozessor 14

15 Sign Extend und Shift Left 2 k Sign Extend n Shift Left 2 Vorzeichenbehaftetes Ausweiten von k auf n Leitungen (z.b. 16 auf 32). Links oder Rechts Shift von Leitungen (z.b. Shift Left 2) Grundlagen der Rechnerarchitektur Logik und Arithmetik 15

16 Wir müssen außerdem eine Auswahl treffen Wenn die aktuelle Instruktion ein beq ist, dann berechne den PC nach vorhin beschriebener Vorschrift. Wenn die Instruktion kein beq ist, dann bestimme den PC wie bisher gehabt; also PC=PC+4. Zum Treffen von Auswahlen brauchen wir eine weiteren Bausteintyp: t Grundlagen der Rechnerarchitektur Prozessor 16

17 Multiplexer A B A B A 1 A 2 A 3 A 4 Select 0 Mux 1 Select 0 Mux 1 Select Mux 32 C Für ein Bit C Für n Bit (z.b. 32 Bit) C Für n Bit Select (z.b. 2 Bit) C = A, wenn Sl Select = 0 C = A 0, wenn Select = 00 C = B, wenn Select = 1 C = A 1, wenn Select = 01 C = A 2 2, wenn Select = 10 C = A 3, wenn Select = 11 Grundlagen der Rechnerarchitektur Logik und Arithmetik 17

19 Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19

20 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format: opcode reg1 reg2 Offset 6 Bit 5 Bit 5 Bit 16 Bit I Typ (Immediate Typ) Die Adresse des Speicherzugriffs berechnet sich wie folgt: Sign Extension von 16 Bit Offset auf 32 Bit Zahl x Adressse ist Inhalt von reg1 + x Hierzu werden wir vorhandene ALU und Sign Extend mitbenutzen Der Speicherinhalt wird dann bei lw in Register reg2 geschrieben bei sw mit Registerinhalt von reg2 überschrieben Zur Vereinfachung trennen wir im Folgenden den Speicher der Instruktionen vom Speicher der Daten. Letzterer ist wie folgt: Grundlagen der Rechnerarchitektur Prozessor 20

21 Datenspeicher Speicherbaustein in dem die Daten liegen. Address, Write Data und Read Data sind 32 Bit groß. In keinem Taktzyklus wird gleichzeitig gelesen und geschrieben. Schreiben oder lesen wird über Signale an MemWrite und MemRead durchgeführt. Der Grund für ein MemRead ist, dass sicher gestellt sein muss, dass die anliegende Adresse gültig ist (mehr dazu im Kapitel Speicher). Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 21

23 Eine Übung zum Abschluss Wie lässt sich das Blockschaltbild des Datenpfads erweitern, sodass auch die MIPS Instruktion j unterstützt wird? Zur rerinnerung: ng j 4096 # $pc = 4096<<2 + oberste vier # Bit von $pc Grundlagen der Rechnerarchitektur Prozessor 23

24 Control einer einfachen MIPS CPU Grundlagen der Rechnerarchitektur Prozessor 24

25 Ziel Bisher hb haben wir ldilihd lediglich den Dt Datenpfad fdeiner einfachen MIPS CPU entworfen. Die Steuerleitungen der einzelnen Bausteine zeigen noch ins Leere. Jetzt wollen wir festlegen, wann zur Abarbeitung unsere Instruktionen (d.h. lw, sw,add, sub, and, or, slt,beq ) welche Steuerleitung an oder aus sein sollen. Den Baustein der das macht, nennt man Control Control. Wir trennen die Control in zwei Teile: ALU Control: Legt für jeden Befehl die die ALU Operation fest. Main Unit Contol: Legt für jeden Befehl die übrigen Stuerleitung fest Wir verwenden auf den nächsten Folien die folgende Terminologie: Steuerleitung an: asserted Steuerleitung aus: deasserted Grundlagen der Rechnerarchitektur Prozessor 25

26 Control einer einfachen MIPS CPU ALU Control Grundlagen der Rechnerarchitektur Prozessor 26

27 Vorüberlegung: Die passenden ALU Funktionen Control Eingänge der betrachteten ALU Für Load und Store Instruktionen lw, sw brauchen wir die ALU Funktion add. Für die arithmetisch logischen Instruktionen add, sub, and, or, slt brauchen wir die entsprechende passende ALU Funktion. Für die Branch Instruktion beq brauchen wir die ALU Funktion sub. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 27

28 Vorüberlegung: die Instruktionsformate (I-type) (I-type) Wenn der Wert von Bit31bis 26in der gefetchten Instruktion gleich 0: arithmetisch logische Instruktion (d.h. add,sub,and,or,slt). Die Funktion ist mit dem Wert von Bit 5 bis 0 festgelegt. 35 oder 43: Load bzw. Store Instruktion (d.h. lw, sw). 4: Branch Instruktion (d.h. beq). ) Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 28

29 Eingabe ALUOp in Abhängigkeit des Instruktionstyps 5 Bit Funct Field der Instruktion ALU Control ALU Control Ausgabe Belegung der ALU Steuerleitungen, so dass die ALU die richtigen ALU Operation ausführt. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 29

30 In einer Wahrheitstabelle zusammengefasst 0 0 Eingabe Ausgabe Daraus lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem ALU Control Symbol abstrakt darstellen. ALUOp Instruction[5:0] (also das Funct Field Field der Instruktion) ALU Control ALU Operation Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 30

32 Control einer einfachen MIPS CPU Main Unit Control Grundlagen der Rechnerarchitektur Prozessor 32

33 Opcode bestimmt Steuerleitungsbelegungen Eingabe: Instruction [31 26] Ausgabe Instruction RegDst ALUSrc R format (0) lw (35) sw (43) beq (4) Memto Reg Reg Write Mem Read Mem Write Branch ALU Op1 ALU Op0 Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 33

34 Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also: das Opcode Field der Instruktion) Control RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite Grundlagen der Rechnerarchitektur Prozessor 34