Minimierung nach Quine Mc Cluskey Ermitteln der Primtermtabelle
|
|
- Maja Sternberg
- vor 5 Jahren
- Abrufe
Transkript
1 Minimierung nach Quine Mc Cluskey Ermitteln der Primtermtabelle # A B C D OK m9 + m P1 m7 + m P2 m11 + m P3 m0 + m1 + m4 + m5 0 0 P4 m0 + m1 + m8 + m9 0 0 P5 m4 + m5 + m6 + m7 0 1 P6 P1 P2 P3 P4 P5 P6 m0 m1 m4 m5 m6 m7 m8 m9 m11 m15 Grundlagen der Rechnerarchitektur Logik und Arithmetik 43
2 Minimierung nach Quine Mc Cluskey Finden einer minimalen Überdeckung durch wiederholte Spalten und Zeilendominanzprüfung m0 m1 m4 m5 m6 m7 m8 m9 m11 m15 P1 X X P2 X X P3 X X P4 X X X X P5 X X X X P6 X X X X Grundlagen der Rechnerarchitektur Logik und Arithmetik 44
3 Minimierung nach Quine Mc Cluskey Finden einer minimalen Überdeckung durch wiederholte Spalten und Zeilendominanzprüfung m6 m8 m11 m15 P1 X P2 X P3 X X P4 P5 X P6 X Grundlagen der Rechnerarchitektur Logik und Arithmetik 45
4 Minimierung nach Quine Mc Cluskey Finden einer minimalen Überdeckung durch wiederholte Spalten und Zeilendominanzprüfung m6 m8 m11 m15 P3 X X P5 X P6 X Grundlagen der Rechnerarchitektur Logik und Arithmetik 46
5 Minimierung nach Quine Mc Cluskey Finden einer minimalen Überdeckung durch wiederholte Spalten und Zeilendominanzprüfung P3 P5 P6 m6 m8 m11 X X X Grundlagen der Rechnerarchitektur Logik und Arithmetik 47
6 Logische Bausteine Addierwerke Grundlagen der Rechnerarchitektur Logik und Arithmetik 48
7 Addition eines einzigen Bits Eingang Ausgang a b CarryIn CarryOut Sum CarryIn a b + Sum CarryOut Grundlagen der Rechnerarchitektur Logik und Arithmetik 49
8 CarryIn Ripple Carry Adder a0 b0 a1 b1 a2 b2 + CarryOut CarryIn + CarryOut CarryIn + CarryOut Sum Sum Sum Problem: Berechnung benötigt O(n) Gatterlaufzeit. Grundlagen der Rechnerarchitektur Logik und Arithmetik 50
9 Carry Lookahead Adder Beobachtung 1: wenn zwei Binärzahlen a(0)...a(n 1) und b(0)...b(n 1) addiert werden, dann findet ein Übertrag an der Stelle i statt, wenn Also können wir als Carry Generierer g(i) definieren: Beobachtung 2: ein Übertrag von der Stelle i 1 wird von der Stelle i an die nächste Stelle i+1 weiter geleitet, wenn Also können wir als Carry Propagierer p(i) definieren: Grundlagen der Rechnerarchitektur Logik und Arithmetik 51
10 Carry Lookahead Adder Mittels der Generate und Propagate Ausdrücke lässt ich dann für jede Stelle i der Carry (Übertrag) für die Stelle i+1 definieren: Für einen 4 Stelligen Addierer ergibt sich damit: Wie hilft uns das jetzt weiter? Grundlagen der Rechnerarchitektur Logik und Arithmetik 52
11 Wie hilft uns das jetzt weiter? Carry Lookahead Adder Expandieren durch Substitution: Laufzeit: O(1), aber die hohe Anzahl der benötigten Gatter limitiert die Größe eines solchen Bausteins. (Lösung: zusammenfassen mehrerer CLA zu einer Gruppe) Grundlagen der Rechnerarchitektur Logik und Arithmetik 53
12 Logische Bausteine Sequentielle Schaltungen Grundlagen der Rechnerarchitektur Logik und Arithmetik 54
13 Sequentielle Schaltungen n Eingänge m Ausgänge n Eingänge m Ausgänge Zustand Ausgänge hängen nur von den Eingängen ab. Wie schon gezeigt, ist dies durch eine Wahrheitstabelle beschreibbar. Ausgänge hängen von den Eingängen und dem aktuellen Zustand des Bausteins ab. Wie kann man dieses Verhalten beschreiben? Kombinatorische Schaltungen Sequentielle Schaltungen Grundlagen der Rechnerarchitektur Logik und Arithmetik 55
14 Zustandsautomat Ein Beispiel: Eingabe 01 / Ausgabe 00 Eingabe 00 / Ausgabe 11 Eingabe 10 / Ausgabe 01 Eingabe 11 / Ausgabe 10 Zustand 00 2 Bit Eingabe Eingabe 11 / Ausgabe 00 Zustand 01 2 Bit Ausgabe Zustand 10 Grundlagen der Rechnerarchitektur Logik und Arithmetik 56
15 Speichern von Zuständen Speichern eines Bits am Beispiel R S Latch (S=Set, R=Reset) Beobachtung: das Speichern von Zustand erfordert Rückkopplungen (d.h. Ausgang ist wieder Eingang) in der Schaltung. R S altes Q neues Q Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Logik und Arithmetik 57
16 Speichern von Zuständen Erweiterung eines R S Latch zu einem D Latch (D=Data, C=Clock) R S altes Q neues Q R S C D altes Q neues Q Grundlagen der Rechnerarchitektur Logik und Arithmetik 58
17 Beispiel Wir wollen das Ergebnis einer kombinatorischen Schaltung in einem D Latch speichern. Q soll wohldefiniert entweder den Inhalt vor oder nach der Berechnung speichern. Kombinatorische Schaltung Q Eingang n Bit Ergebnis ist ein Bit C (Clock) D (Daten) D Latch NOT(Q) Problem: Wann liegt das Ergebnis Bit stabil an D an? Zeit Bildquelle: Symbole kopiert aus David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Logik und Arithmetik 59
18 Lösung: Taktung Wir wollen das Ergebnis einer kombinatorischen Schaltung in einem D Latch speichern. Q soll wohldefiniert entweder den Inhalt vor oder nach der Berechnung speichern. Kombinatorische Schaltung Q Eingang n Bit Ergebnis ist ein Bit C (Clock) D (Daten) D Latch NOT(Q) Letztes Clock Signal Takt Zyklus Nächstes Clock Signal Bildquelle: Symbole kopiert aus David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Logik und Arithmetik 60 Zeit
19 D Latches sind Transparent bzgl. Taktsignal R S D C Q Grundlagen der Rechnerarchitektur Logik und Arithmetik 61
20 D Flip Flop (ist nicht transparent) Ausgang ändert sich nur bei einer fallenden Taktflanke. D D C D Latch Q D C D Latch Q!Q C D C Q Grundlagen der Rechnerarchitektur Logik und Arithmetik 62
21 Logische Bausteine Blockschaltdiagramme Grundlagen der Rechnerarchitektur Logik und Arithmetik 63
22 Bausteine als Black Box Wir haben jetzt einige Basisbausteine kennen gelernt. In dieser Vorlesung sind wir mit Blockschaltbildern in der Regel eine Abstraktionsebene höher. Die betrachteten Bausteine sind Kästen mit Eingangsleitungen und Ausgangsleitungen. Die Leitungen können entweder Daten (Datenleitungen) oder Steuersignale (Steuerleitungen) transportieren. Wie die Bausteine der Blockschaltbilder intern mit Grundbausteinen aufgebaut sind und wie die Taktung der einzelnen Bausteine genau abläuft betrachten wir in dieser Vorlesung nicht weiter. Eingangsleitungen Bemerkung: In Blockschaltbildern wird das für sequentielle Bausteine erforderliche Clock Signal häufig der Übersicht halber weg gelassen. Baustein Beispiel eines abstrakten Bausteins Ausgangsleitungen Grundlagen der Rechnerarchitektur Logik und Arithmetik 64
23 Verschaltung von Bausteinen Verbinden von Bauelementen Bus (lassen häufig die Markierung n Bits weg) Einzelne Leitung n Bits Datenflussrichtung Ausgabe eines logischen Bausteins Eingabe eines logischen Bausteins Kreuzungen und Verbindungen Beispiel Baustein A Leitungen kreuzen sich, sind aber nicht verbunden Verbindungen außerhalb der Leitungsendpunkte sind durch einen Punkt gekennzeichnet. Baustein B Baustein C Grundlagen der Rechnerarchitektur Logik und Arithmetik 65
24 Arithmetische, logische Einheit (ALU) ALU Operation (k) Angabe in Klammern ist die Anzahl Bits. Beispiel Funktionen AND A (n) OR B (n) ALU CarryOut (1) Zero (1) Result (n) Overflow (1) Ggf. ist die ALU auf eine Operation festgelegt. Dann Entfällt der Eingang und ALU wird mit dem Namen der Operation ersetzt. NOT Addition Subtraktion Vergleich Kombinatorisch? Sequentiell? Grundlagen der Rechnerarchitektur Logik und Arithmetik 66
25 Register und Shift Register Eingang (n) Speichert n Bits Reset (1) Load (1) Shift (1) Ausgang (n) Kombinatorisch? Sequentiell? Grundlagen der Rechnerarchitektur Logik und Arithmetik 67
26 Control Eingänge sind Datenleitungen aus anderen Bausteinen Control Ausgänge sind Steuerleitungen in andere Bausteine Ein Baustein der das Zusammenarbeiten von anderen Bausteinen koordiniert. In Abhängigkeit der Eingänge werden die passenden Steuerleitungen geschaltet. Kombinatorisch? Sequentiell? Grundlagen der Rechnerarchitektur Logik und Arithmetik 68
27 Control Beispiel Store R1 4 Bit Register R1 SUB 4 Bit Register R2 Store R2 R2 Bit 0 Control wird als kombinatorische Schaltung realisiert. Hierzu die Wahrheitstabelle: Eingabe R2 Bit 0 Zero 0 0 Ausgabe Store R1 Store R2 Zero Control Control soll folgenden Algorithmus implementieren: wenn R2 gerade und R1-R2=0, dann R1 = 0 wenn R2 ungerade und R1-R2!=0, dann R2 = R1-R2 sonst R1 = R1-R2 Anhand der Wahrheitstabelle wird dann die Schaltung gebaut. Rückgekoppelte Register haben immer einen wohldefinierten Zustand, da Register nur zur Clock Flanke aktualisiert werden. Grundlagen der Rechnerarchitektur Logik und Arithmetik 69
28 Darstellung von Algorithmen Grundlagen der Rechnerarchitektur Logik und Arithmetik 70
29 Pseudo Code Darstellungen Elementaranweisungen Variablenzuweisungen, z.b.: x = 42 Arithmetik, z.b.: y = 10 x = (42 + y) * 20 Das Symbol = beinhaltet implizit eine zeitliche Abfolge, damit ist z.b. sinnvoll: x = x + 1 Abkürzende Schreibweise für voriges Konstrukt: x++ Allgemein: als Elementaranweisung betrachten wir jede Anweisung, die auf der betrachteten Abstraktionsebene nicht weiter sinnvoll in eine Folge von einfacheren Anweisungen unterteilbar ist. Grundlagen der Rechnerarchitektur Logik und Arithmetik 71
30 Felder Felder für den Zugriff auf den Speicher, z.b.: A[] Zugriff auf ite Speicherstelle: A[i] Beispiel: 0x0f00 : 14 A[0] 0x0f01 : 15 A[1] 0x0f02 : 42 A[2] 0x0f03 : 43 A[3] x0f0f : 255 A[15] Grundlagen der Rechnerarchitektur Logik und Arithmetik 72
31 Sequenz von Elementaranweisungen Jedes Programm beginnt an einer Stelle und terminiert (hoffentlich) irgendwann. Start Im Flussdiagramm ist Beginn und Ende des Programms mit den ovalen Symbolen dargestellt. Im Beispiel also Start und Ende. Das einfachste Programm arbeitet einfach eine Sequenz von elementaren Anweisungen ab. Setze i auf i+1 Setze j auf 2*i usw. Im Flussdiagramm wird so eine Sequenz durch ein Rechteck dargestellt. Die Abarbeitungsrichtung des Programms wird durch die Pfeile gekennzeichnet. Ende Grundlagen der Rechnerarchitektur Logik und Arithmetik 73
32 If then else if then else am Beispiel: if(i<10) then <Code-Block 1> else <Code-Block 2> Ist i<10? ja nein Code Block 1 Code Block 2 Grundlagen der Rechnerarchitektur Logik und Arithmetik 74
33 Switch Statement Switch Statement am Beispiel: i=1? ja Code Block 1 switch(i) case 1: <Code-Block 1> case 2: <Code-Block 2>... defaut: <Code-Block n> nein i=2? nein... ja Code Block 2 Code Block n Grundlagen der Rechnerarchitektur Logik und Arithmetik 75
Carry Lookahead Adder
Carry Lookahead Adder Mittels der Generate und Propagate Ausdrücke lässt ich dann für jede Stelle i der Carry (Übertrag) für die Stelle i+1 definieren: Für einen 4 Stelligen Addierer ergibt sich damit:
MehrSpeichern von Zuständen
Speichern von Zuständen Erweiterung eines R S Latch zu einem D Latch (D=Data, C=Clock) R S altes Q neues Q 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 R S C D altes Q neues Q 0 0 0 0 0 1 0 1 0 0 1
MehrMinimierung nach Quine Mc Cluskey
Minimierung nach Quine Mc Cluskey F(A,B,C,D) =!A!B!C!D +!A!B!C D +!A B!C!D +!A B!C D +!A B C!D +!A B C D + A!B!C!D + A!B!C D + A!B C D + A B C D Notiere die Funktion als # A B C D Gruppe Binärelemente
MehrLogische Bausteine. Addierwerke. Grundlagen der Rechnerarchitektur Logik und Arithmetik 48
Logische Bausteine Addierwerke Grundlagen der Rechnerarchitektur Logik und Arithmetik 48 Addition eines einzigen Bits Eingang Ausgang a b CarryIn CarryOut Sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1
MehrMinimierung nach Quine Mc Cluskey
Minimierung nach Quine Mc Cluskey F(A,B,C,D) =!A!B!C!D +!A!B!C D +!A B!C!D +!A B!C D +!A B C!D +!A B C D + A!B!C!D + A!B!C D + A!B C D + A B C D Notiere die Funktion als # A B C D Gruppe Binärelemente
MehrLogische Bausteine. Grundlagen der Rechnerarchitektur Logik und Arithmetik 31
Logische Bausteine Sequentielle Schaltungen Shlt Grundlagen der Rechnerarchitektur Logik und Arithmetik 31 Sequentielle Schaltungen n Eingänge m Ausgänge n Eingänge m Ausgänge Zustand Ausgänge hängen nur
MehrControl Beispiel. Control wird als kombinatorische Schaltung realisiert. Hierzu die Wahrheitstabelle: Control
Control Beispiel Store R1 4 Bit Register R1 SUB 4 Bit Register R2 Store R2 R2 Bit 0 Control wird als kombinatorische Schaltung realisiert. Hierzu die Wahrheitstabelle: Eingabe R2 Bit 0 Zero 0 0 Ausgabe
MehrN Bit binäre Zahlen (signed)
N Bit binäre Zahlen (signed) n Bit Darstellung ist ein Fenster auf die ersten n Stellen der Binär Zahl 0000000000000000000000000000000000000000000000000110 = 6 1111111111111111111111111111111111111111111111111101
MehrGrundlagen der Rechnerarchitektur. Binäre Logik und Arithmetik
Grundlagen der Rechnerarchitektur Binäre Logik und Arithmetik Übersicht Logische Operationen Addition, Subtraktion und negative Zahlen Logische Bausteine Darstellung von Algorithmen Multiplikation Division
MehrDarstellung von negativen binären Zahlen
Darstellung von negativen binären Zahlen Beobachtung für eine beliebige Binärzahl B, z.b. B=110010: B + NOT(B) ---------------------------------------------- = B + NOT(B) 1 + (Carry) ----------------------------------------------
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Die Branch Instruktion beq Grundlagen der Rechnerarchitektur Prozessor 13 Betrachten nun Branch Instruktion beq Erinnerung, Branch Instruktionen beq ist vom I Typ Format:
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Die Branch Instruktion beq Grundlagen der Rechnerarchitektur Prozessor 13 Betrachten nun Branch Instruktion beq Erinnerung, Branch Instruktionen beq ist vom I Typ Format:
MehrGrundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur Prozessor Übersicht Datenpfad Control Pipelining Data Hazards Control Hazards Multiple Issue Grundlagen der Rechnerarchitektur Prozessor 2 Datenpfad einer einfachen MIPS
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:
MehrIntegrierte Schaltungen
Integrierte Schaltungen Klassen von Chips: SSI (Small Scale Integrated) circuit: 1 bis 10 Gatter MSI (Medium Scale Integrated) circuit: 10 bis 100 Gatter LSI (Large Scale Integrated) circuit: 100 bis 100
MehrN Bit binäre Zahlen (signed)
N Bit binäre Zahlen (signed) n Bit Darstellung ist ein Fenster auf die ersten n Stellen der Binär Zahl 0000000000000000000000000000000000000000000000000110 = 6 1111111111111111111111111111111111111111111111111101
MehrMultiplikation. Grundlagen der Rechnerarchitektur Logik und Arithmetik 79
Multiplikation Grundlagen der Rechnerarchitektur Logik und Arithmetik 79 Multiplikation nach der Schulmethode Gegeben seien die Binärzahlen A und B. Was ist a * b? Beispiel: Multiplikand A: 1 1 0 1 0 Multiplikator
MehrAuch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)
Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also:
MehrMultiplikation. Grundlagen der Rechnerarchitektur Logik und Arithmetik 79
Multiplikation Grundlagen der Rechnerarchitektur Logik und Arithmetik 79 Multiplikation nach der Schulmethode Gegeben seien die Binärzahlen A und B. Was ist a * b? Beispiel: Multiplikand A: 1 1 0 1 0 Multiplikator
MehrArithmetik, Register und Speicherzugriff. Grundlagen der Rechnerarchitektur Assembler 9
Arithmetik, Register und Speicherzugriff Grundlagen der Rechnerarchitektur Assembler 9 Arithmetik und Zuweisungen Einfache Arithmetik mit Zuweisung C Programm: a = b + c; d = a e; MIPS Instruktionen: Komplexere
MehrMultiplizierer. Beispiel komplexer arithmetischer Schaltung. Langsamer als Addition, braucht mehr Platz. Sequentielle Multiplikation
Multiplizierer 1 Beispiel komplexer arithmetischer Schaltung Langsamer als Addition, braucht mehr Platz Sequentielle Multiplikation Kompakte kombinatorische Variante mit Carry-Save-Adders (CSA) Vorzeichenbehaftete
Mehr3 Verarbeitung und Speicherung elementarer Daten
3 Verarbeitung und Speicherung elementarer Daten 3.1 Boolsche Algebra Definition: Eine Boolsche Algebra ist eine Menge B mit den darauf definierten zweistelligen Verknüpfungen (+,*) sowie der einstelligen
MehrDas Verfahren in Hardware
Das Verfahren in Hardware Links Shift 8 Bit Multiplikand Demonstration mit 1001 * 0110 = 110110 2.Links Shift 8 Bit ALU Rechts Shift 4 Bit Multiplikator 3.Rechts Shift 8 Bit Produkt 1. Produkt = Produkt
MehrRechnergrundlagen SS Vorlesung
Rechnergrundlagen SS 2007 8. Vorlesung Inhalt Gleitkomma-Darstellung Normalisierte Darstellung Denormalisierte Darstellung Rechnerarchitekturen Von Neumann-Architektur Harvard-Architektur Rechenwerk (ALU)
MehrInhalt. Zahlendarstellungen
Inhalt 1 Motivation 2 Integer- und Festkomma-Arithmetik Zahlendarstellungen Algorithmen für Integer-Operationen Integer-Rechenwerke Rechnen bei eingeschränkter Präzision 3 Gleitkomma-Arithmetik Zahlendarstellungen
MehrHochschule Emden / Leer. Ausarbeitung. Speicherung digitaler Signale
Hochschule Emden / Leer Ausarbeitung Thema: Speicherung digitaler Signale eingereicht von: Jens Fresenborg Inhaltsverzeichnis 1 Speicherung Digitaler Signale 1 2 Asynchrone Speicherelemente 1 2.1 RS-Flip-Flop
MehrRechnernetze und Organisation
Arithmetic Logic Unit ALU Professor Dr. Johannes Horst Wolkerstorfer Cerjak, 9.2.25 RNO VO4_alu Übersicht Motivation ALU Addition Subtraktion De Morgan Shift Multiplikation Gleitkommazahlen Professor Dr.
MehrRechnerstrukturen, Teil 1. Vorlesung 4 SWS WS 14/15
Rechnerstrukturen, Teil 1 Vorlesung 4 SWS WS 14/15 Prof. Dr Jian-Jia Chen Dr. Lars Hildebrand Fakultät für Informatik Technische Universität Dortmund lars.hildebrand@tu-.de http://ls1-www.cs.tu-.de Übersicht
MehrGrundlagen der Rechnerarchitektur. Binäre Logik und Arithmetik
Grundlagen der Rechnerarchitektur Binäre Logik und Arithmetik Übersicht Logische Operationen Addition, Subtraktion und negative Zahlen Logische Bausteine Darstellung von Algorithmen Multiplikation Division
MehrTECHNISCHE HOCHSCHULE NÜRNBERG GEORG SIMON OHM Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl
MehrBeispiele von Branch Delay Slot Schedules
Beispiele von Branch Delay Slot Schedules Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 97 Weniger
MehrProzessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel
Prozessorarchitektur Kapitel - Wiederholung M. Schölzel Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle
MehrÜbungen zur Vorlesung Technische Informatik I, SS 2001 Strey / Guenkova-Luy / Prager Übungsblatt 4 Zahlendarstellung/Rechenarithmetik/Rechenwerke
Übungen zur Vorlesung Technische Informatik I, SS 2001 Strey / Guenkova-Luy / Prager Übungsblatt 4 Zahlendarstellung/Rechenarithmetik/Rechenwerke Aufgabe 1: a) Bestimmen Sie die Darstellung der Zahl 113
MehrLösungsvorschlag 9. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Lösungsvorschlag 9. Übung Technische Grundlagen der Informatik II Sommersemester 2009 Aufgabe 9.1: Dinatos-Algorithmus-Analyse Die folgenden Verilog-Zeilen
MehrLösung Versuch Nr. 4
Digitaltechnik Praktikum 1.Sem. IIIB 1 ETHZ D-ITET Institut für Elektronik Lösung Versuch Nr. 4 1: Latches 1. RS Latch. Legen Sie ein neues Grafik Editor File rs_latch.gdf an (dieses und alle weiteren
MehrAllgemeine Lösung mittels Hazard Detection Unit
Allgemeine Lösung mittels Hazard Detection Unit Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 83
MehrVon der Schaltungslogik zur Informationsverarbeitung
Wintersemester 7/8 Schaltungslogik. Kapitel Von der Schaltungslogik zur Informationsverarbeitung Prof. Matthias Werner Professur Betriebssysteme 49 Schaltnetze! Gatter implementieren boolesche Funktionen
MehrWas ist die Performance Ratio?
Was ist die Performance Ratio? Wie eben gezeigt wäre für k Pipeline Stufen und eine große Zahl an ausgeführten Instruktionen die Performance Ratio gleich k, wenn jede Pipeline Stufe dieselbe Zeit beanspruchen
MehrAssembler am Beispiel der MIPS Architektur
Assembler am Beispiel der MIPS Architektur Frühere Einsatzgebiete MIPS Silicon Graphics Unix Workstations (z. B. SGI Indigo2) Silicon Graphics Unix Server (z. B. SGI Origin2000) DEC Workstations (z.b.
MehrGrundlagen der Rechnerarchitektur. Einführung
Grundlagen der Rechnerarchitektur Einführung Unsere erste Amtshandlung: Wir schrauben einen Rechner auf Grundlagen der Rechnerarchitektur Einführung 2 Vorlesungsinhalte Binäre Arithmetik MIPS Assembler
MehrVHDL - Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
VHDL - Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 VHDL - Synthese 1/19 2007-10-27 Inhalt Begriff Arten
MehrKontrollpfad der hypothetischen CPU
Kontrollpfad der hypothetischen CPU fast alle Algorithmen benötigen FOR- oder WHILE-Schleifen und IF.. ELSE Verzweigungen Kontrollfluß ist datenabhängig CCR speichert Statussignale N,Z, V,C der letzten
MehrGTI ÜBUNG 12. Komparator und Addierer FRIEDRICH-ALEXANDER UNIVERSITÄT ERLANGEN-NÜRNBERG JAN SPIECK 1
GTI ÜBUNG 12 Komparator und Addierer FRIEDRICH-ALEXANDER UNIVERSITÄT ERLANGEN-NÜRNBERG JAN SPIECK 1 AUFGABE 1 KOMPARATOR Beschreibung Entwickeln Sie eine digitale Schaltung, die zwei Bits a und b miteinander
MehrKontrollpfad der hypothetischen CPU
Kontrollpfad der hypothetischen CPU fast alle Algorithmen benötigen FOR- oder WHILE-Schleifen und IF.. ELSE Verzweigungen Kontrollfluß ist datenabhängig CCR speichert Statussignale N,Z, V,C der letzten
MehrEinführung in die technische Informatik
Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris VHDL VHDL Akronym für Very High-Speed Integrated Circuit Hardware Description Language
MehrTeil V. Programmierbare Logische Arrays (PLAs)
Teil V Programmierbare Logische Arrays (PLAs) 1 Aufbau von PLAs Programmierbares Logisches Array (PLA): Programmierbarer Einheitsbaustein aufgebaut als ein Gitter (Array) von Basisbausteinen (Zellen).
Mehr2. Vorzeichenbehaftete und vorzeichenlose Zahlen. 3.3 Beschleunigen der ganzzahligen Multiplikation - Booth s Algorithmus
Algorithmen II Inhalt Inhalt 1. Einleitung 2. Vorzeichenbehaftete und vorzeichenlose Zahlen 3. Grundlagen der ganzzahligen Arithmetik 3.1 Addition und Subtraktion 3.2 Multiplikation und Division 3.3 Beschleunigen
Mehr3.1 Schaltungselemente 129. b) Tragen Sie in nachfolgende Abbildung die Realisierung eines 1 Bit 4-auf-1 Multiplexers aus Logikgattern ein.
3.1 Schaltungselemente 129 b) Tragen Sie in nachfolgende Abbildung die Realisierung eines 1 Bit 4-auf-1 Multiplexers aus Logikgattern ein. 2 1 0 1 1 130 3 Arithmetische Schaltungen emultiplexer emultiplexer
MehrStruktur der CPU (1) Die Adress- und Datenpfad der CPU: Befehl holen. Vorlesung Rechnerarchitektur und Rechnertechnik SS Memory Adress Register
Struktur der CPU (1) Die Adress- und Datenpfad der CPU: Prog. Counter Memory Adress Register Befehl holen Incrementer Main store Instruction register Op-code Address Memory Buffer Register CU Clock Control
MehrComputational Engineering I
DEPARTMENT INFORMATIK Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg Martensstraße 3, 91058 Erlangen 01.02.2017 Probeklausur zu Computational Engineering
MehrSchriftliche Prüfung
OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG FAKULTÄT FÜR INFORMATIK Schriftliche Prüfung im Fach: Technische Grundlagen der Informatik Studiengang: Bachelor (CV / CSE / IF / WIF) am: 19. Juli 2008 Bearbeitungszeit:
MehrCache Grundlagen. Schreibender Cache Zugriff. SS 2012 Grundlagen der Rechnerarchitektur Speicher 22
Cache Grundlagen Schreibender Cache Zugriff SS 212 Grundlagen der Rechnerarchitektur Speicher 22 Eine einfache Strategie Schreibt man nur in den Cache, werden Cache und darunter liegender Speicher inkonsistent.
MehrPipelining. Die Pipelining Idee. Grundlagen der Rechnerarchitektur Prozessor 45
Pipelining Die Pipelining Idee Grundlagen der Rechnerarchitektur Prozessor 45 Single Cycle Performance Annahme die einzelnen Abschnitte des MIPS Instruktionszyklus benötigen folgende Ausführungszeiten:
Mehr3 Arithmetische Schaltungen
. Schaltungselemente Arithmetische Schaltungen. Schaltungselemente Logikgatter Treiber; gibt am Ausgang denselben Logikpegel aus, der auch am Eingang anliegt Inverter; gibt am Ausgang den Logikpegel des
MehrKapitel 6 - Addierwerke
Kapitel 6 - Addierwerke Versuch 600 Halbaddierer und Volladdierer Der bürgerliche Algorithmus des schriftlichen Addierens zerlegt die binäre Addition in die folgenden elementaren Additionen. Es ergibt
MehrTeil IV. Schaltwerke
Teil IV Schaltwerke 1 Teil IV.1 Flip Flops 2 Bistabile Kippstufe Ziel: Speichere Ausgabe einer Schaltung. Ansatz: Leite Ausgabe wieder als Eingabe in die Schaltung. x t & Q Q = x + P t + t t t y t & P
MehrEingebettete Systeme
Einführung in Eingebettete Systeme Vorlesung 7 Bernd Finkbeiner 03/12/2014 finkbeiner@cs.uni-saarland.de Prof. Bernd Finkbeiner, Ph.D. finkbeiner@cs.uni-saarland.de 1 Schaltfunktionen! Schaltfunktion:
MehrN Bit Binärzahlen. Stelle: Binär-Digit:
N Bit Binärzahlen N Bit Binärzahlen, Beispiel 16 Bit: Stelle: 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Binär-Digit: 0 0 1 0 1 0 0 1 1 1 0 0 1 0 0 0 Least Significant Bit (LSB) und Most Significant Bit (MSB)
MehrOutline Schieberegister Multiplexer Zähler Addierer. Rechenschaltungen. Marc Reichenbach und Michael Schmidt
Rechenschaltungen Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 22 Gliederung Schieberegister Multiplexer Zähler Addierer 2 / 22 Schieberegister
MehrKapitel 5. Standardschaltnetze. Prof. Dr. Dirk W. Hoffmann. Hochschule Karlsruhe w University of Applied Sciences w Fakultät für Informatik
Kapitel 5 Standardschaltnetze Prof. Dr. Dirk W. Hoffmann Hochschule Karlsruhe w Universit of Applied Sciences w Fakultät für Informatik Inhalt und Lernziele Inhalt Vorstellung der wichtigsten Standardelemente
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Analoge und digitale Hardware bei
Mehrb i Ergänzung zu Vollkonjunktionen (ohne Indizierung i = 0... n-1): q = a b a b q = a b q = a b a b a b
Ansatz: Die Realisierung von arithmetischen Operationen mit Logikgattern führt zu ähnlichen Verarbeitungsstrukturen für arithmetische und logische Befehle Parallele Zahlwort/oder Logikverarbeitung ist
MehrLogik mit Gedächtnis : Sequentielle Logik
Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 14/15 1 Kombinatorische Logik
MehrMultiplexer und Schieberegister
Hard- und Softwaretechnik Schaltwerke Multiplexer und Schieberegister Andreas Zbinden Gewerblich- Industrielle Berufsschule Bern Inhaltsverzeichnis 1 Multiplexer, Demultiplexer 2 2 Schieberegister 6 2.1
MehrHandelt es sich um ein taktzustands- oder taktflankengesteuertes D-Flipflop?
Kapitel 4 - Zähler Versuch 400 D-Flipflop Ein D-Flipflop besitzt nur einen Eingang D. Es hat nur zwei Betriebszustände: Bei T = 0 behält es seinen bisherigen Zustand, es speichert. Bei T = 1 übernimmt
MehrMenschliches Addierwerk
Menschliches Addierwerk Einleitung In seinem Buch The Three-Body Problem 1 beschreibt der chinesische Autor Liu Cixin die Entwicklung eines Computers, der aus mehreren Millionen Menschen zusammengesetzt
MehrGrundlagen der Rechnerarchitektur. MIPS Assembler
Grundlagen der Rechnerarchitektur MIPS Assembler Übersicht Arithmetik, Register und Speicherzugriff Darstellung von Instruktionen Logische Operationen Weitere Arithmetik Branches und Jumps Prozeduren 32
MehrInformatik I Modul 5: Rechnerarithmetik (2)
Herbstsemester 2, Institut für Informatik IFI, UZH, Schweiz Informatik I Modul 5: Rechnerarithmetik (2) 2 Burkhard Stiller M5 Modul 5: Rechnerarithmetik (2) Grundrechenarten Arithmetisch-logische Einheit
Mehr3-BIT VOLLADDIERER MIT EINZELNEM EINGABE-DATENBUS
Physikalisches Praktikum für Vorgerückte 3-BIT VOLLADDIERER MIT EINZELNEM EINGABE-DATENBUS Simon C. Leemann, Abteilung für Physik Versuch: Digitale Elektronik November 998 Zusammenfassung In diesem Bericht
MehrDigitallabor Aufgabe 5.4 Lauflicht
Digitallabor Aufgabe 5.4 Lauflicht Teilnehmer: Natalia Springer, Tong Cha 5.4.1 Lauflicht Aufgabenstellung Aus den Dioden D1..D8 ist ein Lauflicht zu erstellen. Es soll eine Diode leuchten. Bei jeder positiven
MehrTutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister
Tutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister Prof. Dr.-Ing. Michael Karagounis Dipl.-Ing. Rolf Paulus 1. Motivation Das Ziel dieses Laborversuchs ist es, den Entwurf von taktsensitiven always
MehrQuiz. Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset.
Quiz Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset 32 Bit Adresse 31 3 29... 2 1 SS 212 Grundlagen der Rechnerarchitektur
MehrMusterlösungen Technische Informatik 2 (T2) Prof. Dr.-Ing. D. P. F. Möller
SS 2004 VAK 18.004 Musterlösungen Technische Informatik 2 (T2) Prof. Dr.-Ing. D. P. F. Möller Aufgabenblatt 2.5 Lösung 2.5.1 Befehlszähler (Program Counter, PC) enthält Adresse des nächsten auszuführenden
MehrSemestralklausur Einführung in Computer Microsystems
Semestralklausur Einführung in Computer Microsystems 07. Juli 2008 Dr.-Ing. Wolfgang Heenes Name (Nachname, Vorname) Matrikelnummer Unterschrift Prüfung Bitte ankreuzen Anzahl abgegebene Zusatzblätter:
MehrRechnerstrukturen. 3. Elementare Bausteine. Inhalt. Vorlesung Rechnerstrukturen. Latches und Register. Decoder. Multiplexer.
Rechnerstrukturen 3. Elementare Bausteine Latches und Register Decoder Inhalt Multiplexer Speicher Arithmetische Einheiten Endliche Automaten 3.2 1 Elementare Bausteine Häufig verwendete Grundfunktionen
MehrData Hazards. Grundlagen der Rechnerarchitektur Prozessor 74
Data Hazards Grundlagen der Rechnerarchitektur Prozessor 74 Motivation Ist die Pipelined Ausführung immer ohne Probleme möglich? Beispiel: sub $2, $1, $3 and $12, $2, $5 or $13, $6, $2 add $14, $2, $2
MehrÜbungen zur Vorlesung Technische Informatik I, SS 2001 Strey / Guenkova-Luy / Prager Übungsblatt 2 Sequentielle Logik. Aufgabe 1:
Übungen zur Vorlesung echnische Informatik I, SS 2 Strey / Guenkova-Luy / Prager Übungsblatt 2 Sequentielle Logik Aufgabe : Analysieren Sie das gezeigte Flip-Flop. Geben Sie eine Wahrheitstabelle an, wie
MehrCarry-Lookahead Addierer (CLA)
Carry-Lookahead Addierer (CLA) Idee: Vorausberechnung der Carry-Signale c i für alle n Stellen für i-ten Volladdierer gilt: c i+1 = a i b i + (a i +b i )c i := G i + P i c i G i = a i b i gibt an, ob in
MehrProgrammierbare Logik Arithmetic Logic Unit
Eine arithmetisch-logische Einheit (englisch: arithmetic logic unit, daher oft abgekürzt ALU) ist ein elektronisches Rechenwerk, welches in Prozessoren zum Einsatz kommt. Die ALU berechnet arithmetische
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
MehrDigitale Systeme und Schaltungen
Zusammenfassung meines Vortrages vom 26. Jänner 2017 Digitale Systeme und Schaltungen Andreas Grimmer Pro Scientia Linz Johannes Kepler Universität Linz, Austria andreas.grimmer@jku.at In dieser Zusammenfassung
MehrCache Blöcke und Offsets
Cache Blöcke und Offsets Ein Cache Eintrag speichert in der Regel gleich mehrere im Speicher aufeinander folgende Bytes. Grund: räumliche Lokalität wird wie folgt besser ausgenutzt: Bei Cache Miss gleich
Mehr5. Aufgabenblatt mit Lösungsvorschlag
Einführung in Computer Microsystems Sommersemester 2010 Wolfgang Heenes 5. Aufgabenblatt mit Lösungsvorschlag 19.05.2010 Aufgabe 1: Logik, Latch, Register Geben Sie für alle folgen reg-variablen an, ob
MehrHardware Praktikum 2008
HaPra 2008 - Versuchsreihe 5 - ALU Hardware Praktikum 2008 Prof. Dr. H.-J. Wunderlich Dipl.-Inf. M. Imhof Dipl.-Inf. S. Holst Agenda Die HaPra-CPU Eine kleine Übersicht VHDL Projekt-Organisation Entwurf
MehrGrundlagen der Informationsverarbeitung:
Grundlagen der Informationsverarbeitung: Grundbausteine der Computertechnik Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn
MehrGrundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur [CS3100.010] Wintersemester 2014/15 Heiko Falk Institut für Eingebettete Systeme/Echtzeitsysteme Ingenieurwissenschaften und Informatik Universität Ulm Kapitel 5 Rechnerarithmetik
MehrLehrveranstaltung: Digitale Systeme. KS-Praktikums-Vorbereitung Dipl.-Inf. Markus Appel , , ,
Lehrveranstaltung: Digitale Systeme KS-Praktikums-Vorbereitung Dipl.-Inf. Markus Appel 24.04.2012, 25.04.2012, 26.04.2012, 27.04.2012 Übersicht Kombinatorische Schaltungen n-bit-addierer Minimierungsverfahren
MehrOutline Logik Speicher Synthese Signale/Variablen Packages Generische Designs. Basics. Marc Reichenbach
Basics Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 45 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen Packages
MehrLösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Aufgabe 1.1: Verilog Lösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009 a) Wie können Werte an Wire-Variablen zugewiesen
MehrVHDL Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010
VHDL Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010 VHDL Synthese 1/36 2009-11-02 Inhalt Begriff Arten Kombinatorische
MehrE Q 1 Q 0 D 1 D X X X X
Musterlösung Übung 9 Aufgabe 1 a) Wahrheitstabelle: E Q 1 Q 0 D 1 D 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 X X 1 0 0 0 0 1 0 1 0 0 1 1 0 0 1 1 1 1 X X Bei diesem Automaten handelt es sich um einen Moore-Automaten.
MehrKlausur ( ) : Technische Grundlagen der Informatik 1 Digitale Systeme WS 2010/2011
Klausur (08.04.20) : Technische Grundlagen der Informatik Digitale Systeme WS 200/20 Vorname : Max Name : Mustermann Matrikelnummer : 23456 Klausur-Code : 007 Mobiltelefone sind auszuschalten Wichtige
MehrComputerarithmetik (15b)
Computerarithmetik (15b) Dazugehöriges Beispiel: Schleife Schritt Multiplikator Multiplikand Produkt 0 Anfangswerte 0011 0000 0010 0000 0000 1 1a: 1 -> Prod. = Prod. + Mcand 0011 0000 0010 0000 0010 2:
MehrRechnerstrukturen, Teil 1
Rechnerstrukturen, Teil 1 Vorlesung 4 SWS WS 18/19 Prof. Dr. Jian- Jia Chen Fakultät für Informatik Technische Universität Dortmund jian- jia.chen@cs.uni-.de http://ls12- www.cs.tu-.de Übersicht 1. Organisatorisches
Mehr