VHDL Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010
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- Andreas Böhme
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1 VHDL Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010 VHDL Synthese 1/
2 Inhalt Begriff Arten Kombinatorische Schaltungen Sequentielle Schaltungen VHDL Synthese 2/
3 Synthese Begriff Übergang von formaler Beschreibung eines Verhaltens zu realisierender Struktur, dabei Übergang zu (nächst-)niedrigerem Abstraktionsgrad oder anderer Entwurfssicht, ggf. automatisch oder werkzeugunterstützt. VHDL Synthese 3/
4 Synthese (2) Constraints Nicht-funktionale Eigenschaften, sollen vom Syntheseergebnis einhalten werden, typische Vertreter: zulässiger Flächen-/Zellenverbrauch, Taktrate, Signallaufzeiten, Pinout,... VHDL Synthese 4/
5 Synthese (3) Synthesearten Nach dem Abstraktionsgrad der Eingabebeschreibung: Systemsynthese Algorithmische Synthese Register-Transfer-Synthese Logiksynthese Ab der algorithmischen Synthese gibt es automatische Werkzeuge. VHDL Synthese 5/
6 Algorithmische Synthese Eigenschaften Abbildung eines Verhaltensmodells auf Register-Transfer-Ebene, es entsteht eine Struktur aus: Registern, Funktionseinheiten (Addierer, Komparator, etc.), Multiplexern, Verbindungsstrukturen, für die Ansteuerung wird eine Zustandstabelle generiert, Abbildung erfolgt durch getrennte Analyse des Daten- und Kontrollflussgraphen der Verhaltensbeschreibung. VHDL Synthese 6/
7 Register-Transfer-Synthese Eigenschaften Abbildung einer RTL-Struktur auf eine Logikbeschreibung, es entsteht eine Netzliste aus Elementen (Gattern) einer technologieunabhängigen Bibliothek, auch hier werden erforderliche Automatenstrukturen erkannt und umgesetzt, wieder getrennte Behandlung von Kontroll- und Datenpfad. VHDL Synthese 7/
8 Logiksynthese Eigenschaften Abbildung einer technologieunabhänigigen Strukturbeschreibung auf Elemente der Zieltechnologie, dabei zunächst Optimierung: Flattening Entfernen von Zwischenvariablen und Auflösen von Klammern, Minimierung Reduktion der Produktterme durch geeignete Verfahren, Structuring Wieder-Zusammenfassen ( Ausklammern ) gemeinsamer Unterausdrücke, danach Technology Mapping und ggf. weitere Optimierung. VHDL Synthese 8/
9 Synthesearten Relevanz Für uns ist im Wesentlichen die Synthese auf Register-Transfer-Ebene interessant. VHDL Synthese 9/
10 Synthese von Schaltungen Unterscheidung Man unterscheidet zwei Arten von Schaltungen: kombinatorische realisieren logische Funktionen, die sich durch eine Wahrheitstabelle darstellen lassen, sequentielle verfügen über einen inneren Zustand, der Einfluss auf die Funktion hat. In der Praxis meist Kombination aus beidem. VHDL Synthese 10/
11 Synthese kombinatorischer Schaltungen Hinweise bei kleinen Schaltungen hängen Sytheseergebnisse nicht von der Art der Beschreibung ab (IF, CASE, SELECT, vs. direkte Angabe von AND, OR, +,...), bei großen Schaltungen: Wahl von einfachen und kompakten Operatoren günstiger (können oft von Syntheseprogrammen besser interpretiert werden), Verwendung von Variablen als Zwischenspeicher in algorithmischen Beschreibungen oft vorteilhaft, bei sehr komplexen nicht-standard -Operationen: oft bessere Ergebnisse durch hardwarenahe Modellierung, Einsatz von Schleifen erzeugt oft vervielfältigte Logik: sparsam und überlegt verwenden. VHDL Synthese 11/
12 Kleine kombinatorische Schaltungen Beispiel: NAND8 Entity ENTITY nand8 IS PORT ( a, b : IN s t d _ l o g i c _ v e c t o r (0 TO 7 ) ; y : OUT s t d _ l o g i c _ v e c t o r (0 TO 7 ) ) ; END nand8 ; VHDL Synthese 12/
13 Kleine kombinatorische Schaltungen (2) Beispiel: NAND8 nebenläufige Vektorzuweisung ARCHITECTURE a r c h 0 OF nand8 y <= a NAND b ; END arch0 ; IS VHDL Synthese 13/
14 Kleine kombinatorische Schaltungen (3) Beispiel: NAND8 nebenläufige Zuweisungen ARCHITECTURE a r c h 1 OF nand8 IS y ( 0 ) <= 0 WHEN a ( 0 ) = 1 AND b ( 0 ) = 1 ELSE 1 ; y ( 1 ) <= 0 WHEN a ( 1 ) = 1 AND b ( 1 ) = 1 ELSE 1 ; y ( 2 ) <= 0 WHEN a ( 2 ) = 1 AND b ( 2 ) = 1 ELSE 1 ; y ( 3 ) <= 0 WHEN a ( 3 ) = 1 AND b ( 3 ) = 1 ELSE 1 ; y ( 4 ) <= 0 WHEN a ( 4 ) = 1 AND b ( 4 ) = 1 ELSE 1 ; y ( 5 ) <= 0 WHEN a ( 5 ) = 1 AND b ( 5 ) = 1 ELSE 1 ; y ( 6 ) <= 0 WHEN a ( 6 ) = 1 AND b ( 6 ) = 1 ELSE 1 ; y ( 7 ) <= 0 WHEN a ( 7 ) = 1 AND b ( 7 ) = 1 ELSE 1 ; END arch1 ; VHDL Synthese 14/
15 Kleine kombinatorische Schaltungen (4) Beispiel: NAND8 Prozess mit Schleife ARCHITECTURE a r c h 2 OF nand8 IS PROCESS ( a, b ) FOR i IN a RANGE LOOP y ( i ) <= a ( i ) NAND b ( i ) ; END LOOP; END PROCESS; END arch2 ; VHDL Synthese 15/
16 Kleine kombinatorische Schaltungen (5) Beispiel: NAND8 Prozess mit Schleife und CASE ARCHITECTURE a r c h 3 OF nand8 IS PROCESS ( a, b ) FOR i IN a RANGE LOOP CASE a ( i ) & b ( i ) IS WHEN " 11 " => y ( i ) <= 0 ; WHEN OTHERS => y ( i ) <= 1 ; END CASE; END LOOP; END PROCESS; END arch3 ; VHDL Synthese 16/
17 Kombinatorische Schaltungen Variablen vs. Signale Beispiel: XOder-Kette Entity ENTITY x o r c h a i n IS PORT ( hbyte : IN s t d _ l o g i c _ v e c t o r (0 TO 3 ) ; v a l u e : OUT s t d _ l o g i c ) ; END x o r c h a i n ; VHDL Synthese 17/
18 Kombinatorische Schaltungen Variablen vs. Signale (2) Beispiel: XOder-Kette mit Variable ARCHITECTURE arch0 OF x o r c h a i n IS PROCESS ( hbyte ) VARIABLE merker : s t d _ l o g i c := 0 ; FOR i IN hbyte RANGE LOOP merker := merker XOR hbyte ( i ) ; END LOOP; v a l u e <= merker ; END PROCESS; END arch0 ; VHDL Synthese 18/
19 Kombinatorische Schaltungen Variablen vs. Signale (3) Beispiel: XOder-Kette mit Signal ARCHITECTURE arch1 OF x o r c h a i n IS SIGNAL merker : s t d _ l o g i c := 0 ; PROCESS ( hbyte ) FOR i IN hbyte RANGE LOOP merker <= merker XOR hbyte ( i ) ; END LOOP; v a l u e <= merker ; END PROCESS; END arch1 ; VHDL Synthese 19/
20 Kombinatorische Schaltungen Variablen vs. Signale (4) VHDL Synthese 20/
21 Kombinatorische Schaltungen Nicht-Standard-Ops Beispiel: 4-Bit-Volladdierer Entity ENTITY va4 IS PORT ( a, b : IN s t d _ l o g i c _ v e c t o r (3 DOWNTO 0 ) ; c i n : IN s t d _ l o g i c ; s : OUT s t d _ l o g i c _ v e c t o r (3 DOWNTO 0 ) ; cout : OUT s t d _ l o g i c ) ; END va4 ; VHDL Synthese 21/
22 Kombinatorische Schaltungen Nicht-Standard-Ops (2) Beispiel: 4-Bit-Volladdierer mit Plus ARCHITECTURE arch0 OF va4 IS SIGNAL temp : s t d _ l o g i c _ v e c t o r (4 DOWNTO 0 ) ; temp <= ( " 0 " & a ) + ( " 0 " & b ) + ( " 0000 " & c i n ) ; cout <= temp ( 4 ) ; s <= temp (3 DOWNTO 0 ) ; END arch0 ; VHDL Synthese 22/
23 Kombinatorische Schaltungen Nicht-Standard-Ops (3) Beispiel: 4-Bit-Volladdierer mit einem Plus ARCHITECTURE arch1 OF va4 IS SIGNAL temp : s t d _ l o g i c _ v e c t o r (5 DOWNTO 0 ) ; temp <= ( " 0 " & a & c i n ) + ( " 0 " & b & " 1 " ) ; cout <= temp ( 5 ) ; s <= temp (4 DOWNTO 1 ) ; END arch1 ; VHDL Synthese 23/
24 Kombinatorische Schaltungen Nicht-Standard-Ops (4) Beispiel: 4-Bit-Volladdierer Ripple-Carry ARCHITECTURE arch2 OF va4 IS SIGNAL c : s t d _ l o g i c _ v e c t o r (3 DOWNTO 0 ) ; s <= ( a XOR b ) XOR ( c (2 DOWNTO 0) & c i n ) ; c <= ( ( a XOR b ) AND ( c (2 DOWNTO 0) & c i n ) ) OR ( a AND b ) ; cout <= c ( 3 ) ; END arch2 ; VHDL Synthese 24/
25 Kombinatorische Schaltungen Nicht-Standard-Ops (5) Beispiel: 4-Bit-Volladdierer Carry-Lookahead ARCHITECTURE arch3 OF va4 IS SIGNAL c : s t d _ l o g i c _ v e c t o r (3 DOWNTO 1 ) ; SIGNAL p, g : s t d _ l o g i c _ v e c t o r (3 DOWNTO 0 ) ; p <= a XOR b ; g <= a AND b ; s <= p XOR ( c & c i n ) ; c ( 1 ) <= g ( 0 ) OR ( p ( 0 ) AND c i n ) ; c ( 2 ) <= g ( 1 ) OR ( p ( 1 ) AND g ( 0 ) ) OR ( p ( 1 ) AND p ( 0 ) AND c i n ) ; c ( 3 ) <= g ( 2 ) OR ( p ( 2 ) AND g ( 1 ) ) OR ( p ( 2 ) AND p ( 1 ) AND g ( 0 ) ) OR ( p ( 2 ) AND p ( 1 ) AND p ( 0 ) AND c i n ) ; cout <= g ( 3 ) OR ( p ( 3 ) AND g ( 2 ) ) OR ( p ( 3 ) AND p ( 2 ) AND g ( 1 ) ) OR ( p ( 3 ) AND p ( 2 ) AND p ( 1 ) AND g ( 0 ) ) OR ( p ( 3 ) AND p ( 2 ) AND p ( 1 ) AND p ( 0 ) AND c i n ) ; END arch3 ; VHDL Synthese 25/
26 Kombinatorische Schaltungen Nicht-Standard-Ops (6) Beispiel: 4-Bit-Volladdierer Syntheseergebnis Rang nach Laufzeit nach Fläche 1 Ripple Carry-Lookahead 2 Carry-Lookahead ein Plus 3 ein Plus Ripple 4 zwei Plus zwei Plus Bestes Fläche-Laufzeit-Verhältnis: Carry-Lookahead bei Flächenoptimierung, zwei Plus bei Laufzeitoptimierung. VHDL Synthese 26/
27 Synthese sequentieller Schaltungen Latches Flip-Flops Zustandsautomaten (FSMs) VHDL Synthese 27/
28 Sequentielle Schaltungen Latches Beispiel ENTITY l a t c h IS PORT ( c, d : IN b i t ; q : OUT b i t ) ; END l a t c h ; ARCHITECTURE behav OF l a t c h IS PROCESS ( c, d ) IF ( c = 0 ) THEN q <= d ; END IF ; END PROCESS; END behav ; VHDL Synthese 28/
29 Sequentielle Schaltungen Latches (2) Latches sind bei einem bestimmten Clock-Wert (hier 0 ) transparent, beim entgegengesetzten wird der letzte Wert gehalten. Erkenntnis Bei unvollständigen IF-/CASE-Anweisungen (d.h. wenn bestimmte Signale nur in einem Teil der Zweige zugewiesen werden), droht die Gefahr der Synthese ggf. unerwünschter Speicherelemente! VHDL Synthese 29/
30 Sequentielle Schaltungen Flip-Flops Im Gegensatz zu Latches sind Flip-Flops taktflankengesteuert ein Pegelübergang muss erkannt werden verwende das Signalattribut EVENT. Beispiel ENTITY d f f IS PORT ( c l k, d : IN s t d _ u l o g i c ; q : OUT s t d _ u l o g i c ) ; END d f f ; VHDL Synthese 30/
31 Sequentielle Schaltungen Flip-Flops (2) Beispiel (Forts.) ARCHITECTURE arch OF d f f IS PROCESS ( c l k ) IF c l k EVENT AND c l k = 1 THEN q <= d ; END IF ; END PROCESS; END arch ; VHDL Synthese 31/
32 Sequentielle Schaltungen Flip-Flops (3) Erforderliche asynchrone Eingänge müssen gesondert beschrieben werden! Beispiel ENTITY d f f IS PORT ( c l k, d, r s t : IN s t d _ u l o g i c ; q : OUT s t d _ u l o g i c ) ; END d f f ; VHDL Synthese 32/
33 Sequentielle Schaltungen Flip-Flops (4) Beispiel (Forts.) ARCHITECTURE arch OF d f f IS PROCESS ( c lk, r s t ) IF r s t = 0 THEN q <= 0 ; ELSIF c lk EVENT AND c l k = 1 THEN q <= d ; END IF ; END PROCESS; END arch ; VHDL Synthese 33/
34 Sequentielle Schaltungen FSMs Arten Mealy Ausgangsvektor hängt vom Zustand und vom Eingangsvektor ab (vgl. Abb.), Moore Ausgangsvektor hängt nur vom Zustand ab, Medvedev jedes Element des Ausgangsvektors entspricht einem Zustands-Flip-Flop. VHDL Synthese 34/
35 Sequentielle Schaltungen FSMs (2) Wesentlich für die Synthese ist hierbei insbesondere, dass für die Zustandsspeicherung Flip-Flops generiert werden müssen. Beispiel z u s t a n d s s p e i c h e r : PROCESS ( c lk, r e s e t ) IF ( r e s e t = 1 ) THEN zustand <= r e s e t _ z u s t a n d ; ELSIF ( c l k EVENT AND c l k = 1 ) THEN zustand <= f o l g e _ z u s t a n d ; END IF ; END PROCESS; VHDL Synthese 35/
36 Sequentielle Schaltungen FSMs (3) N.B. Modelliert man den Automaten komplett in einem Prozess, werden Flip-Flops für die Ausgänge erzeugt bei Mealy- und Moore-Automaten einen Prozess für die Zustandsspeicherung und einen weiteren für den kombinatorischen Teil! VHDL Synthese 36/
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