Praktikum Systementwurf mit VHDL HDL Design Lab

Transkript

1 Praktikum Systementwurf mit VHDL HDL Design Lab

2 Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR

3 Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit

4 Nachrichtenübertragung Sender Klartext Abhören Verfälschen Empfänger

5 Verschlüsselte Nachrichtenübertragung Klartext Verschlüsselung Chiffretext Chiffretext Chiffretext Abhören Verfälschen Entschlüsselung Klartext

6 Symmetrische Verschlüsselung Klartext Verschlüsselung Chiffretext Chiffretext Entschlüsselung Klartext

7 Asymmetrische Verschlüsselung Klartext Verschlüsselung A A Chiffretext Chiffretext B B Entschlüsselung Klartext

8 Digitale Unterschrift Klartext Verschlüsselung A A Unterschrift Unterschrift B B Entschlüsselung Klartext

9 IDEA Algorithmus Symmetrischer Algorithmus Blockchiffrierung, 4x16 Bit Ein- / Ausgabedaten ( Bit 128 Bit Schlüssel (52 Teilschlüssel zu Bit Operationen: XOR Addition Modulo Multiplikation Modulo 2 +1

10 Schlüsselgenerator Aufbau IDEA Algorithmus 128 Bit Schlüssel 4x16 Bit Eingabedaten Runde 1 Runde 2 Runde 8 Ausgabetransformation 4x16 Bit Ausgabedaten

11 Rundenmodul XOR Addierer Multiplizierer

12 Ausgabetransformation Addierer Multiplizierer

13 Aufgabenstellung Implementierung des Chiffrieralgorithmus in VHDL Anpassung der Implementierung an FPGA Hardware

14 Xilinx FPGA CLBs IOBs

15 XC3S500E Ressourcen verfügbar: benötigt: CLBs: IOBs:

16 Rundenmodul R R R R R R R R XOR Adder Multiplier

17 Datenpfad Rundenmodul X 1 X 4 Z 5 Z 6 Z 1 Z 4 R5 R8 X 3 X 2 R6 R7 Z 3 Z 2 R2 R3 R4 R1 Y 3 Y 2 Y 4 Y 1

18 Bewertung Praktikumsausarbeitung: Vorbereitungsfragen Simulationsplots mit Beschriftung VHDL Code Prüfung Fragen VHDL allgemein Verständnis Aufgabenstellung Praktikum

19 VHDL - Konzepte: Device Externes Interface a0 a1 a2 b0 b1 b2 xorop Interne Funktionalität o0 o1 o2

20 VHDL - Konzepte: Entity Device wird durch entity modelliert. Entity name Port name Port entity xorop is port (A,B: in std_logic_vector (15 downto 0); O: out std_logic_vector (15 downto 0);); end xorop; Port mode port -Konstrukt modelliert data input/output.

21 VHDL - Konzepte: architecture Interne Funktionalität wird durch architecture modelliert Architecture name Entity name architecture arch1 of xorop is begin end arch1;

22 Architecture: Überblick architecture arch1 of xorop is begin end arch1; Reihenfolge der Statements zwischen begin und end ist belanglos process und component beschreiben nebenläufige Abarbeitung Eine reine Verhaltensbeschreibung enthält nur Prozesse und Signalzuweisungen. Eine reine Strukturbeschreibung enthält nur components.

23 Mehrere architectures zu einem entity Die Funktionalität eines entity kann durch verschiedene architectures beschrieben sein. entity xorop is architecture behav of xorop is. architecture gate of xorop is. architecture struct of xorop is.

24 Architecture Beispiel: XOR Process Sensitivity List: architecture arch1 of xorop is begin ( A,B ) process begin O <= A xor B; end process; combinational logic: all input signals (right side of assignments) sequential logic: only clock and reset Signal Assignments end arch1; Input-/Output-Signale werden durch entity definiert

25 AllgemeinesBeispielfür architecture Variable assignment Signal assignment architecture arch4 of reg4 is begin process(clk) is variable mem : std_logic; begin if clk = '1' and clk eventthen if reset = 1 then ; 0 =:mem else mem := reg_in; end if; end if; reg_out <= mem after 5 ns; end process; end arch4; Sequential statements

26 Testbench Testbench: Modul zum Test der Funktionalität des Designs durch Simulation. Test Bench a0 a1 a2 b0 b1 b2 xorop o0 o1 o2 Entity-Deklarationen der Testbench haben keine Input- und Output-Ports

27 Testbench: XOR entity tb_xorop is end; architecture tb of tb_xorop is component xorop port( A : in std_logic_vector(15 downto 0); B : in std_logic_vector(15 downto 0); O : out std_logic_vector(15 downto 0) ); end component; signal A, B, O : std_logic_vector(15 downto 0):=" "; begin my_xorop: xorop port map(a, B, O); A<=" ", " " after 100 ns; B<=" ", " " after 200 ns; end tb; configuration cfg_tb_xorop of tb_xorop is for tb for my_xorop: xorop use entity work.xorop(arch1); end for; end for; AUTOMATIC IN XILINX TOOLS! end cfg_tb_xorop; no I/O Ports make module xorop known to testbench define testbench signals instantiation apply stimulus to input signals Define the architecture to be used in testbench

28 Kontakt: Mailingliste Tutorstunde: Mittwoch, 16:00-18:00, 2977 Dipl.-Ing. Ning Chen