FAKULTÄT FÜR INFORMATIK

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1 FAKULTÄT FÜR INFORMATIK TECHNISCHE UNIVERSITÄT MÜNCHEN Lehrstuhl für Rechnertechnik und Rechnerorganisation Prof. Dr. Martin Schulz Einführung in die Rechnerarchitektur Wintersemester 07/08 Tutorübung : VHDL-Anwendungsaufgaben VGA Im Folgenden soll ein Baustein in VHDL beschrieben werden, der das VGA (Video Graphics Array) Protokoll implementiert. Dieses einfache Protokoll ermöglicht es Informationen auf analogen Bildschirmen, z.b. Röhrenmonitore, anzuzeigen. Analoge Bildschirme besitzen einen Kathodenstrahl, der den Bildschirmbereich zeilenweise abtastet. Dabei ergibt sich ein Pixeltakt von MHz, d.h. der Strahl wechselt alle 0 ns zum nächsten Pixel. Der Strahl wird dabei von Magneten gesteuert, die nur träge auf Änderungen reagieren. Deshalb muss dem Strahl an jedem Zeilenende eine gewisse Zeit eingeräumt werden, damit der Strahl zur linken Bildschirmseite zurück laufen kann. Am unteren Ende des Bildschirms muss ebenso eine gewisse Zeit gewartet werden, bis der Strahl wieder oben angekommen ist. H_SYNC V_SYNC 80 px 0 px Bildschirm Vertikaler Rücklauf Horizontaler Rücklauf Abbildung : Der virtuelle Bildschirm (grau) erweitert den sichtbaren Bildschirm um die Rücklaufzeiten des Kathodenstrahls.

2 . Virtueller Bildschirm (a) Die Zeit, die der Strahl zum Zurücklaufen benötigt, erweitert den eigentlichen Bildschirm um einen nicht sichtbaren Bereich, dem virtuellen Bildschirm (siehe Abbildung ). Welche Auflösung in Pixeln (px) hat der virtuelle Bildschirm? Beachten Sie die folgenden Zeitangaben: sichtbare Bildschirmauflösung Rücklaufzeit davon Synchronisation aktiv horizontal 0 px 00 ns 80 ns vertikal 80 px µs µs (b) Der Rücklauf wird mit einem Synchronisationspuls eingeleitet. Dabei beschreibt H SYNC den horizontalen und V SYNC den vertikalen Rücklauf. Beide Synchronisationspulse sind active low, d.h. während sie aktiv sind, ist ihr Wert 0. Über wie viele Pixel des virtuellen Bildschirms ist H SYNC aktiv? Über wie viele Zeilen des virtuellen Bildschirms ist V SYNC aktiv? Nutzen Sie dazu einen Pixeltakt von MHz.. VHDL-Realisierung Im Folgenden soll eine VHDL-Komponente entwickelt werden, die obiges VGA-Protokoll umsetzt. Sie besitzt folgende Ein- und Ausgänge: Ein Taktsignal CLK mit MHz. Ein asynchroner Reset RST (active high). Die Synchronisationssignale H SYNC und V SYNC (active low). Die aktuelle Pixelkoordinaten X und Y auf dem virtuellen Bildschirm (Ursprung links oben). Ein ONSCREEN Flag, das ist, wenn das aktuelle Pixel teil des sichtbaren Bildschirmbereichs ist. (a) Erstellen Sie eine VHDL-Entity der Komponente VGA. Halten Sie sich an die vorgegebenen Signalnamen. (b) Erstellen Sie eine VHDL-Architecture der Komponente VGA. Tipp: Verwenden Sie zwei interne Zähler und setzen Sie die Ausgänge mit Concurrent Statements.

3 Ring-Puffer Im Folgenden soll in VHDL ein Ring-Puffer entwickelt werden. Diese spezielle Art eines RAMs speichert Daten in aufeinanderfolgende Zellen. Ist das Ende des Speicherbereich erreicht, wird wieder am Speicheranfang begonnen. Damit ist sichergestellt, dass jeweils die ältesten Daten im Speicher überschrieben werden. Der Lesezugriff auf den Speicher erfolgt wahlfrei, d.h. mit frei wählbarere Adresse. Wird gleichzeitig eine Zelle schreibend und lesend zugegriffen, so wird der alte Wert gelesen. Da nicht in jedem Takt Daten gespeichert werden sollen, umfasst der Speicher ein write-enable Flag (w enable). Nur falls dieses gesetzt ( ) ist, wird der Speicherinhalt verändert.. Schreib- und Lesezugriffe Es soll nun ein solcher Ring-Puffer mit acht Speicherzellen betrachtet werden (siehe Abbildung ). Die zeitliche Abfolge der Schreib- und Leseoperationen ist: t0 t t t t t t t7 Leseadresse Gelesene Daten Schreibadresse 0 Zu schreibende Daten w enable 0 Vervollständigen Sie die Tabelle und die Abbildung (tragen Sie nur die Änderungen ein!). w t0 t t t t t t t7 Abbildung : Inhalt des Ring-Puffers nach Ausführung aller Schreib- und Lesezugriffe. Die grau hinterlegten Zahlen entsprechen der Zelladresse.

4 . VHDL-Implementierung Abschließend sollen Sie die VHDL-Implementierung eines Ring-Puffers mit folgenden Eigenschaften erstellen: 0 Speicherzellen mit je 0 Bit. Takteingang CLK. Synchroner Reset RST, wobei der Speicher im nächsten Takt in Zelle 0 speichern möchte. Leseadresse R ADDR als vorzeichenlose Ganzzahl. Gelesene Daten R DATA als vorzeichenlose Ganzzahl. Zu schreibende Daten W DATA als vorzeichenlose Ganzzahl. W ENABLE (siehe oben). (a) Geben Sie die VHDL-Entity RINGBUFFER an. (b) Vervollständigen Sie die VHDL-Architecture der Komponente RINGBUFFER: architecture verhalten of ringbuffer is type ram_type is array 0 to 0 of unsigned(9 downto 0); signal ram : ram_type; signal w_addr : unsigned(9 downto 0); begin -- Vervollständigen Sie ab hier: end architecture;

5 RGB-Grafik Auf einem VGA Monitor (0 x 80 px) soll ein Signalverlauf farblich ausgegeben werden. Der Baustein erhält die aktuelle Pixelkoordinate und entscheidet für jeden Pixel, welche Farbe dieser erhält: Es sollen 8 Farben RGB verfügbar sein. Ein Gitter (alle Pixel) soll in weiß dargestellt werden. Der Signalverlauf soll in rot dargestellt werden und nicht durch das Gitter unterbrochen werden. Abbildung zeigt einen solchen Signalverlauf. Pixel außerhalb des sichtbaren Bildschirmbereichs müssen schwarz sein. Alle anderen Pixel sollen schwarz sein. Abbildung : Beispielhafter Signalverlauf. Hinweis: Zur Vereinfachung werden rote Pixel grau dargestellt! Jede Spalte des Bildschirms stellt einen Signalwert dar. Damit der Signalverlauf möglichst kontinuierlich erscheint sollen jeweils alle Pixel in einer Spalte rot gefüllt werden, die zwischen dem vorhergehenden Signalwert und dem aktuellen liegen. Der vorherige Signalwert selbst soll dabei nicht eingeschlossen sein, der aktuelle Signalwert jedoch schon. Diese Komponente ist kompatibel mit dem bereits entwickelten VGA-Baustein und dem Ring- Puffer. D.h. die VGA-Einheit stellt die Pixelkoordinate zur Verfügung, der Ring-Puffer die Daten für den Signalverlauf. Daten und Koordinaten beziehen sich beide auf den Ursprung in der linken oberen Bildschirmecke. Die Entity ist gegeben als: entity rgb is port( clk : in std_logic; -- Takteingang (Pixeltakt, MHz) x, y : in unsigned(9 downto 0); -- Pixelkoordinate onscreen : in std_logic; -- '' falls Koordinate sichtbar ); end entity; data : in unsigned(9 downto 0); -- aktueller Signalwert color : out std_logic_vector( downto 0) -- Farbausgabe (R=color(0)). Entwickeln Sie die VHDL-Architecture für obige Entity. Tipp: Bestimmen Sie die Farbausgabe mit mehreren Concurrent Statements um Ausgabeverzögerungen zu vermeiden. Nutzen Sie interne Signale, wie color int, isgrid, issignal.