17 Zähler. Hochschule für Angewandte Wissenschaften Hamburg FACHBEREICH ELEKTROTECHNIK UND INFORMATIK DIGITALTECHNIK 17-1

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1 7 Zähler Zähler werden in digitalen Systemen sehr vielfältig eingesetzt: Z.B. zum Zählen von Ereignissen, zum Speichern der aktuellen Befehlsadresse eines Mikroprozessors oder zum Zählen von Zuständen eines Zustandsautomaten. Ein Zähler stellt eine Folgeschaltung dar, die durch eine definierte Serie von Zuständen läuft. Der Ablauf wird bei Synchronzählern durch ein zentrales Taktsignal gesteuert. Deren Hardware kann aufgeteilt werden in Speicher (flankengesteuerte Flipflops) und kombinatorische Logik. Die einfachen, zunächst erläuterten Zähler besitzen nur ein externes Taktsignal. Wenn eine komplexere Steuerung durch Reset-, Lade- und Freigabeeingänge hinzukommt, so stellen die Synchronzähler eine bedeutende Teilgruppe der Zustandsautomaten (FSMs) dar. Ein wesentliches Grundkonzept für den Zählerentwurf ist der Begriff des Zustands, der zu jedem Zeitpunkt durch die Flipflop-Ausgänge definiert ist. Aus diesem Grund wird der Zählerentwurf mit dem Entwurf eines Zustandsdiagramms begonnen, bei dem die Zustände binär codiert sind. Die Minimierung der Folgezustandstabelle ergibt das Übergangsschaltnetz in den Folgezustand. Zähler werden durch die Anzahl der zyklisch durchlaufenen Zustände klassifiziert. Ein Zähler mit n-zuständen wird als modulo-n Zähler bezeichnet. Asynchrone Zähler, bei denen es kein gemeinsames Taktsignal gibt, sollen wegen Ihrer schwierigeren zuverlässigen Realisierung hier nicht weiter betrachtet werden. DIGITALTECHNIK 7-

2 7. Modulo-5 Zähler Q Q Q Q Folgezustandstabelle Nr. Q 2 Q Q Q Q Q Q Q 4 5 Q 4 5 Q 4 5 Q Q 2 Q 2 Q Q Q 2 Q 2 Q Q Q 2 Q 2 Q Q DIGITALTECHNIK 7-2

3 VHDL-Entwurf des modulo-5 Zählers entity MOD5CTR is port (PON,CLK : in BIT; QOUT: out BIT_VECTOR(2 downto )); end MOD5CTR; architecture COUNTER of MOD5CTR is signal QINT: BIT_VECTOR(2 downto ); begin SYN_COUNT:process (CLK, PON) begin if PON='' then QINT<="" after ns; elsif CLK='' and CLK'event then case QINT is when "" => QINT <= "" after ns; when "" => QINT <= "" after ns; when "" => QINT <= "" after ns; when "" => QINT <= "" after ns; when "" => QINT <= "" after ns; when others => QINT <= "" after ns; end case; end if; end process SYN_COUNT; QOUT <= QINT; -- Vermeidung eines buffer-signals end COUNTER; DIGITALTECHNIK 7-3

4 7.2 Modulo 4 Vorwärts-/ Rückwärtszähler Q Q Folgezustandstab. Mit ext. Eingängen No. U_D Q Q Q Q Q Q 4 5 Q 4 5 Q U_D U_D U_D Q U_D U_D U_D Q DIGITALTECHNIK 7-4

5 VHDL-Entwurf des modulo-4 Zählers mit Additions- und Subtraktionsoperatoren library IEEE; use IEEE.std_logic_64.all; -- Stellt Datentyp std_logic zur Verfuegung use IEEE.std_logic_unsigned.all; -- Erlaubt Addition von Vektoren entity MOD4CTR is port (U_D,PON,CLK : in BIT; QOUT: out BIT_VECTOR( downto ); CU, CD: out BIT); -- Uebertragsbits end MOD4CTR ; architecture COUNTER of MOD4CTR is signal QINT: STD_LOGIC_VECTOR( downto ); begin SYN_COUNT:process (CLK, PON) -- Takt und asynchrone Eingaenge begin if pon = '' then QINT <= "" after 2 ns; elsif CLK='' and CLK'event then if U_D = '' then QINT <= QINT "" after 2 ns; --Addition von Bits else QINT <= QINT - after 2 ns; --Subtraktion von integer end if; end if; end process SYN_COUNT; QOUT <= TO_BITVECTOR(QINT); -- Typ Umwandlung CU <= '' after 2 ns when (U_D = '' and QINT = 3) else '' after 2 ns; CD <= '' after 2 ns when (U_D = '' and QINT = ) else '' after 2 ns; end COUNTER; DIGITALTECHNIK 7-5

6 Simulation des modulo-4 Zählers Der externe Eingang U_D bewirkt, dass der Zähler ein Mealy-Verhalten in Bezug auf die Übertragsausgänge CU und CD aufweist! DIGITALTECHNIK 7-6

7 7.3 Standardzähler Es existiert eine Vielzahl verschiedener Zählertypen. Beispiel: Ladbarer 4-Bit Zähler 74xx6. Dessen Funktion wird im Symbol durch die Abhängigkeitsnotation beschrieben: Pin Abh.Nr. Bedeutung RESET CT= Alle Flipflops rücksetzen CLK C5 / 2,3,4 NLOAD M M2 Takt; vorwärtsgezählt wird nur, falls NLOAD=ENT=ENP= Zähler Laden, falls NLOAD=; Zählen, falls NLOAD= ENT G3 Zählen und Übertrag an TC nur, falls ENT= ENP G4 Zählen nur, falls ENP= D[3:],5D Taktsynchroner Ladeeingang TC 3CT=5 Übertrag, falls ZählerstanQ=5 DIGITALTECHNIK 7-7

8 Clk, Reset Flußdiagrammbeschreibung des 746-Zählers Reset= Q<= ENT, Q - Clk'event - ENT= Q=5? - Nload= Q<=D TC <= TC <= - ENT ENP= - Q <= Q DIGITALTECHNIK 7-8

9 Hinweise zum VHDL-Entwurf von Zählern Verwende die Additions- bzw. Subtraktionsoperatoren im Zusammenhang mit dem Datentyp std_logic sowie den IEEE-Bibliotheken std_logic_64 und std_logic_(un)signed. Beschreibe die eigentliche Zählfunktion in Prozeß mit taktsynchronem Rahmen. Dies stellt sicher, dass die Zählerausgänge zu Flipflops synthetisiert werden. Ggf. ist ein temporäres Signal erforderlich, wodurch buffer-ports vermieden werden können. Definiere für jede Ausgangssignalfunktion (Flipflops bzw. Überträge) einen eigenen Prozess bzw. eine nebenläufige Anweisung (Grund: Flipflops sind taktsynchron, die Überträge stellen hingegen kombinatorische Schaltnetze dar, die vom Zählerstand gesteuert werden). Vermeide Abfragen des aktuellen Zählerstandes innerhalb des taktsynchronen Rahmens. Meist wird der Fehler vergessen, dass der aktuelle Zählerstand erst nach Abschluss des Prozesses angenommen wird. Analysiere die Zählerfunktion, die durch die Abhängigkeitsnotation gegeben ist, in Form eines Flußdiagramms und setze dieses anschließend in VHDL-Code um. DIGITALTECHNIK 7-9

10 Kaskadierung von Standardzählern DIGITALTECHNIK 7-