Kapitel 10, VHDL, Teil 2. Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design. Grundlagen der Technischen Informatik

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1 Grundlagen der Technischen Informatik Kapitel 10, VHDL, Teil 2 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design

2 VHDL Syntax und Semantik von VHDL Entwurf einer Verkehrsampelsteuerung Simulation von Hardwarebeschreibungen 2

3 Entwurf einer Ampelsteuerung Verkehrsampelsteuerung (VAS) Die Straßenverkehrsampel ist über der Kreuzung aufgehängt (USA); die Lichter zeigen in die 4 Himmelsrichtungen Fußgänger können den Wunsch einer Straßenüberquerung durch Drücken eines Knopfes an jeder Straßenecke signalisieren Knopf W N Ampel Fußgängerampel O S 3

4 Spezifikation der Ampelsteuerung Die zu entwerfende Hardware zur Steuerung der Kreuzung soll folgende Anforderungen erfüllen: In jeder Straßenrichtung wechseln die Signale jeweils von rot auf grün und von grün auf rot (der Einfachheit halber zunächst keine Gelbphase). In NS- bzw. OW-Richtung sind die Ampelsignale gleich, in unterschiedlichen Richtungen aber niemals gleichzeitig grün. Falls ein Knopf von einem/r Fußgänger/in gedrückt wird, sollen die Signale in NS- und in OW-Richtung nach einer gegebenen maximalen Verzögerungszeit auf rot schalten. Wenn die Ampeln sowohl in NS- als auch in OW-Richtung auf rot sind, sind die Fußgängerampeln alle auf grün. Nach einer bestimmten Periode sollen dann die Verkehrsampeln wieder periodisch die Straßen auf grün und rot schalten. 4

5 Spezifikation der Ampelsteuerung Ist die Spezifikation so vollständig? Nein! Wie lange sind die Grünphasen in NS- und OW-Richtung sowie die Grünphase für Fußgänger/innen? Annahme: Alle gleich lang; Dauer Grünphasen: 60 sec; genauso: Dauer aller Rotphasen: 60 sec; Können die Fußgänger/innen die gemeinsame Rotphase der Straßen über die Dauer einer Rotphase hinaus verlängern? Annahme: Nein. Wie lange muss ein/e Fußgänger/in durch Knopfdrücken einen Überquerungswunsch signalisieren? Annahme: Dauerndes Knopfdrücken notwendig, bis die Straßenampeln in beiden Richtungen rot werden. 5

6 Entwurf der Ampelsteuerung Vorgehensweise 1. Festlegung der Schnittstellen (Ein- und Ausgänge) sowie der internen Zustände der Ampelanlage 2. Modellierung des Zustandsübergangsverhaltens durch Erstellen eines Automatengraphen oder einer Automatentafel 3a. Erstellen einer Verhaltensbeschreibung in VHDL und Logiksynthese oder 3b. Logikminimierung und Beschreibung der strukturellen Schaltung in VHDL 4. Simulation 5. Technologieabbildung 6

7 Schnittstellen Eingänge: Knopfdruck mindestens eines Fußgängers: x =1 (Datentyp: Bit) Ausgänge: Fußgängerampeln grün: y1=1 (Datentyp: Bit) Autoampeln in NS-Richtung grün: y2=1 (Datentyp: Bit) Autoampeln in OW-Richtung grün: y3=1 (Datentyp: Bit) Interne Zustände: Zustand s0: Grün in NS-Richtung, rot in OW-Richtung Zustand s1: Grün in OW-Richtung, rot in NS-Richtung Zustand s2: Rot sowohl in NS- als auch in OW-Richtung transienter Zustand nächster Zustand ist s1 Zustand s3: Rot sowohl in NS- als auch in OW-Richtung transienter Zustand nächster Zustand ist s0 7

8 Verhalten der Steuerung Zustandsdiagramm (Automatengraph) s0 010 x=0 x=0 s1 100 Zustand y3,y2,y1 x=1 x=1 s2 001 s3 001 Ampel soll alle 60 Sekunden umschalten und nur beim Umschalten auf Fußgängerwünsche reagieren 8

9 Mögliche strukturelle Beschreibung x reset VAS Taktgeber 1x pro Sekunde Controller y1 s0 010 s1 100 y2 Uhr 1x pro Minute minute s2 001 s3 001 y3 9

10 Aufbau der Ampelsteuerung Aufteilung in 3 verschiedene Komponenten: Taktgeber: Generierung eines Pulses mit Periode der Dauer 1 Sekunde Uhr: Ausgabesignal: Eingabesignal: Puls mit Periode von einer Sekunde Ausgabesignal: minute Controller: Implementierung des Verhaltens der Ampel (Zustandsautomat) Eingabesignale: x, minute,, reset Ausgabesignale: y1,y2,y3 10

11 Controller -- VHDL-Beschreibung VAS x reset -- The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; Taktgeber Controller y1 entity controller port ( reset : in std_logic; : in std_logic; x : in std_logic; minute : in std_logic; y1, y2, y3 : out std_logic ); end controller; Uhr minute Register current_state y2 y3 11

12 Interner Aufbau der Steuerung x reset -- The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity controller port (...); end controller; Taktgeber Uhr VAS minute Controller Register current_state y1 y2 y3 architecture controller_rtl of controller is -- Definition der Konstanten, Typen, Komponenten und Signale begin -- Beschreibung des Verhaltens bzw. der internen Struktur des Systems end controller_rtl;

13 VHDL-Beschreibung des Controllers architecture controller_rtl of controller is -- Definition der Konstanten, Typen, Komponenten und Signale type state is (s0, s1, s2, s3); signal current_state : state; signal next_state : state; begin fsm: process (x, current_state) is begin case current_state is when s0 =>... when s1 =>... when s2 =>... when s3 =>... end case; end process steuerung; x=1 s0 010 s2 001 x=0 x=0 s1 100 s

14 VHDL-Beschreibung des Controllers when s0 => y3<='0'; y2<='1'; y1<='0';-- setze die Ausgangssignale if (x='0') then -- setze nächsten Zustand next_state <=s1; elsif (x='1') then next_state <=s2; end if; when s1 => y3<='1'; y2<='0'; y1<='0'; -- setze die Ausgangssignale if (x='0') then -- setze nächsten Zustandx=0 next_state <=s0; elsif (x='1') then s0 next_state <=s3; 010 end if; x=0 when s2 => y3<='0'; y2<='0'; y1<='1'; -- setze die Ausgangssignale x=1 next_state <=s1; -- setze nächsten Zustand when s3 => y3<='0'; y2<='0'; y1<='1'; -- setze die s2 Ausgangssignale next_state <=s0; -- setze nächsten 001 Zustand s1 100 s

15 VHDL-Beschreibung des Controllers current_state stellt ein Register dar, das den Zustand speichert. Zu Beginn wird durch reset='1' der Anfangszustand gesetzt. Ansonsten wird synchron zu steigender Taktflanke der Zustand aktualisiert wenn minute='1'. fsm_synchronisieren: process (, reset) begin if(reset = '1') then current_state <= s0; elsif (rising_edge()) then if minute='1' then current_state <= next_state; end if; endif; end process; 15

16 Mögliche strukturelle Beschreibung x reset VAS Taktgeber Controller y1 Uhr Register sekunden minute Register current_state y2 y3 16

17 VHDL-Beschreibung des Taktgebers -- The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity taktgeber port ( : out std_logic); end taktgeber; architecture taktgeber_rtl of taktgeber is -- Definition der Konstanten, Typen, Komponenten und Signale begin -- Beschreibung des Verhaltens bzw. der internen Struktur des Systems end taktgeber_rtl; 17

18 VHDL-Beschreibung des Taktgebers Eigener Prozess process () -- bei jeder Änderung von aufgerufen begin if ='0' then -- nur wenn = 0 also alle 1 sec <= '1' after 500 ms, '0' after 1 sec; end if; end process taktgeber; Alternativ dazu: Nebenläufige Anweisung architecture is signal s_ : std_logic := '0'; -- nebenläufige Anweisung benötigt Initialwert begin s_ <= not s_ after 500 ms; -- s_ wird alle 500 ms invertiert <= s_; -- s_ wird an Ausgang weitergegeben end ; 18

19 Mögliche strukturelle Beschreibung x reset VAS Taktgeber Controller y1 Uhr Register sekunden minute Register current_state y2 y3 19

20 VHDL-Beschreibung der Uhr -- The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity uhr port ( : in std_logic; min : out std_logic); end uhr; architecture uhr_rtl of uhr is -- Definition der Konstanten, Typen, Komponenten und Signale begin -- Beschreibung des Verhaltens bzw. der internen Struktur des Systems end uhr_rtl; 20

21 Die Funktionsweise der Uhr Als Flow Chart false =rising true sekunde=(sekunde+1) mod 60 sekunde=0 true minute=1 false minute=0 Wobei Konditional Standardanweisung 21

22 VHDL-Beschreibung der Uhr architecture uhr_rtl of uhr is signal s: integer range 0 to 59; begin process (, reset) is begin if reset='1' then s <= 0; elsif (rising_edge()) then s <= (s+1) mod 60; if (s = 0) then min <= '1'; else min <= '0'; end if; end if; end process uhr; end uhr_rtl; 22

23 Schnittstellen der Ampelsteuerung -- VHDL-Beschreibung -- The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity vas port ( x : in std_logic; reset : in std_logic; y1 : out std_logic; y2 : out std_logic; y3 : out std_logic ); end vas; Taktgeber Uhr VAS minute x reset Controller y1 y2 y3 23

24 Mögliche strukturelle Beschreibung Deklarationsteil architecture vas_rtl of vas is component controller port ( reset : in std_logic; : in std_logic; x : in std_logic; minute : in std_logic; y1, y2, y3 : out std_logic); end component; Ausführungsteil begin CONTROLLER_I : controller port map ( x => x, minute => minute, y1 => y1, y2 => y2, y3 => y3 ); component zeitgeber port ( : out std_logic); end component; component uhr port ( min end component; signal minute signal clock : in std_logic; : out std_logic); : std_logic; : std_logic; CLOCKGEN_I : uhr port map ( => clock, min => minute ); TIMER_I : zeitgeber port map ( => clock ); end architecture vas_rtl; 25

25 Literatur VHDL Peter Ashenden. The Designer s Guide to VHDL. Morgan Kaufmann Publishers 2008 Pong P. Chu. RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability. John Wiley & Sons 2006 Kou Chang. Digital Design and Modeling with VHDL and Synthesis. IEEE Computer Society Press 1997 Technologien und (logische) Optimierung Paul Molitor und Christoph Scholl. Datenstrukturen und effiziente Algorithmen für die Logiksynthese kombinatorischer Schaltungen. Teubner GmbH Stuttgart-Leipzig