Eingebettete Systeme

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1 Einführung in Eingebettete Systeme Vorlesung 8 Bernd Finkbeiner 10/12/2014 finkbeiner@cs.uni-saarland.de Prof. Bernd Finkbeiner, Ph.D. finkbeiner@cs.uni-saarland.de 1

2 Letzte Woche: Rückgekoppelte Schaltnetze! Schaltnetz vs. Schaltwerk Digitale Schaltung Schaltnetz (kombinatorisch) Schaltwerk Asynchron Synchron (sequentiell) 2

3 Letzte Woche: Volladdierer! si = xi XOR yi XOR ui! ui+1 = (xi yi) + ((xi + yi) ui) x i y i u i x i y i u i a u i+1 b s i [H. Liebig: Logischer Entwurf digitaler Systeme, 2006] 3

4 Letzte Woche: SR Flipflop! Asynchron, pegelgesteuert S R Operation (Q ) R Q 0 0 Zustand halten 1 0 Q setzen S Q 0 1 Q zurücksetzen 1 1 undefiniert 4

5 Entwurfsebenen für digitale Hardware! Systembeschreibung! Registertransferebene! Netzliste, Schaltplan! Physisches Layout VHDL, Verilog x r 1 r 2 = r 2 r 1 x _ r 2 r 1 x = r 2 r 1 x _ r 2 r 1 x y = r 2 r 1 x y r 1 r 2 5

6 10. VHDL Ziel:! Beschreibung und Simulation von digitaler Hardware mit der Hardwarebeschreibungssprache VHDL

7 VHDL! HDL = hardware description language! VHDL = VHSIC hardware description language! VHSIC = very high speed integrated circuit! Initiiert durch US Department of Defense! 1987 IEEE Standard 1076! Neue Versionen: 1993, 2000, 2002, 2008! Standard in der (Europäischen) Industrie (daneben: Verilog)! Erweiterung: VHDL-AMS, beinhaltet analoge Modellierung 7

8 Ziele! Zwei Ziele: Simulation und Synthese! Synthese: Übersetzung in eine Implementierungstechnologie wie ASIC oder FPGA! Nicht alle Konstrukte in VHDL sind synthetisierbar! Modellierung auf verschiedenen Abstraktionsebenen möglich! Technologie-unabhängig hohe Wiederverwendbarkeit! Standard Portabilität (verschiedene Synthese- und Analysewerkzeuge) 8

9 Struktur- und Verhaltensbeschreibungen! Strukturbeschreibung: Aufbau einer Schaltung aus Komponenten! Verhaltensbeschreibungen: welche datenverarbeitenden Prozesse realisiert eine Schaltung! Typischerweise werden beim Hardwareentwurf Verhaltensbeschreibungen nach und nach durch Strukturbeschreibungen ersetzt. 9

10 Entities und Architectures! In VHDL heißt jeder modellierte Baustein design entity! Entities bestehen aus einer entity declaration und einer oder mehrerer Architekturen. Jede Architektur beschreibt ein Modell der Entity. Im Normalfall wird die zuletzt angegebene Architektur verwendet. 10

11 Beispiel: Addierer - Entity declaration! Entity declaration: entity full_adder is port(a, b, carry_in: in Bit; -- input ports sum,carry_out: out Bit); -- output ports end full_adder; 11

12 Beispiel: Addierer - Architektur mit Verhaltensbeschreibung architecture behavior of full_adder is begin sum <= (a xor b) xor carry_in after 10 Ns; carry_out <= (a and b) or (a and carry_in) or (b and carry_in) after 10 Ns; end behavior; 12

13 Beispiel: Addierer - Architektur mit Strukturbeschreibung architecture structure of full_adder is component half_adder port (in1,in2:in Bit; carry:out Bit; sum:out Bit); end component; component or_gate port (in1, in2:in Bit; o:out Bit); end component; signal x, y, z: Bit; -- local signals begin -- port map section i1: half_adder port map (a, b, x, y); i2: half_adder port map (y, carry_in, z, sum); i3: or_gate port map (x, z, carry_out); end structure; 13

14 Beispiel: Addierer - Architektur mit Strukturbeschreibung! Architekturen beschreiben Implementierungen von Entities.! Für die Komponente half_adder brauchen wir wiederum! eine entity Deklaration, z.b. entity half_adder port (in1,in2:in Bit; carry:out Bit; sum:out Bit); end half_adder;! (Mindestens) eine Architektur Diese Architektur kann wiederum Komponenten enthalten! Architekturen und ihre Komponenten können eine Hierarchie beliebiger Tiefe beschreiben. 14

15 Struktur- und Verhaltensbeschreibungen! Strukturbeschreibungen benutzen Instanzen von Komponenten.! Verhaltensbeschreibungen definieren das Verhalten ohne die Struktur festzulegen.! Mischformen sind möglich.! Mischformen werden benötigt, zumindest für die Basisfälle in der strukturellen Hierarchie.! Strukturelle Hierarchie ist essentiell für die kompakte und übersichtliche Modellierung großer Systeme.! Für die Beschreibung der VHDL-Semantik gehen wir aber davon aus, dass die Komponenten bereits instantiiert wurden und eine flache Verhaltensbeschreibung vorliegt. 15

16 Prozesse! Verhaltensbeschreibungen bestehen aus einer Menge gleichzeitig ausgeführter Prozesse.! Syntax: [label:] process[(sensitivity list)] declarations begin statements end process [label] 16

17 Prozesse Beispiele (1) architecture RTL of NANDXOR is begin process begin if (C='0') then D <= A nand B after 5 ns; else D <= A and B after 10 ns; end if; wait on A, B, C; end process; end RTL; 17

18 Prozesse Beispiele (2) signal clk : std_logic; clk_gen : process begin clk <= 0; wait for 5 ns; clk <= 1; wait for 5 ns; end process clk_gen; 18

19 Prozesse! Prozesse haben keine Unterprozesse (keine Prozesshierarchie).! Prozesse werden ausgeführt bis ein Wait-Befehl erreicht wird.! Prozesse werden nach den Bedingungen des Wait- Befehls reaktiviert.! Es gibt verschiedene Typen von Wait-Befehlen. 19

20 Wait-Befehle Vier Typen von wait-befehlen:! wait on signal list;! warte bis sich mindestens ein Signal in der Signalliste ändert;! Beispiel: wait on a;! wait until condition;! warte bis die Bedingung condition wahr wird;! Beispiel: wait until c='1';! wait for duration;! warte die angegebene Zeit ab;! Beispiel: wait for 10 ns;! wait;! warte für immer 20

21 Prozesse - Sensitivity lists! Sensitivity lists sind eine Abkürzung für einen wait on- Befehl am Ende der Prozessbeschreibung:! process (x, y) begin prod <= x and y ; end process; ist äquivalent zu process begin prod <= x and y ; wait on x,y; end process; 21

22 Signal Zuweisungen! Signal-Zuweisungen ausserhalb von Prozessen sind implizite Prozesse: a <= b and c after 10 ns ist äquivalent zu process(b, c) begin a <= b and c after 10 ns end 22

23 Konstanten, Signale und Variablen! Konstanten! der Wert einer Konstanten kann nicht geändert werden.! Beispiele: constant PI : real := ; constant DEFAULT : bit_vector(0 to 3) := 1001 ; constant PERIOD : time := 100 ns; 23

24 Konstanten, Signale und Variablen! Variablen! Variablen werden lokal in Prozessen (und Prozeduren/ Funktionen) deklariert und sind nur dort sichtbar.! Signale! verbinden Komponenten! Signale können nicht in Prozessen deklariert werden, sondern nur in Architekturen (ausserhalb von Prozessen).! Syntax:! variable_assignment ::= target := expression Example: Sum := 0! signal_assignment ::= target <= [ delay_mechanism ] waveform_element {, waveform_element }! waveform_element ::= value_expression [ after time_expression ] Beispiel: Inpsig <= 0, 1 after 5 ns, 0 after 10 ns, 1 after 20 ns; 24

25 Zuweisungen an Variablen und Signale! Zuweisungen an Variablen werden sequentiell und direkt nach ihrem Auftreten ausgeführt.! Zuweisungen an Signale werden nebenläufig durchgeführt, d.h. sie werden (sequentiell) aufgesammelt bis der Prozess anhält und werden danach parallel ausgeführt. signal a : std_logic := `0`; signal b : std_logic := `1`; swap : process variable c : std_logic := `1`; variable d : std_logic := `0`; begin a <= b; b <= a; c := d; d := c; wait on a, b; end process swap; 25

26 Aufgabe: Halbaddierer! Geben Sie eine Architektur mit einer Verhaltensbeschreibung für den Halbaddierer in VHDL. Der Halbaddierer soll der folgenden entity declaration entsprechen: entity half_adder is port( a, b: in Bit; carry, sum: out Bit); end half_adder; 26

27 Lösung: Halbaddierer entity half_adder is port( a, b: in Bit; carry, sum: out Bit); end half_adder; architecture behavior of half_adder is begin sum <= (a xor b) after 10 Ns; carry <= (a and b) after 10 Ns; end behavior; 27

28 Aufgabe: 4-Bit-Addierer! Beschreiben Sie die Struktur eines 4-Bit-Addierers in VHDL. Dabei dürfen die Entities full_adder und half_adder benutzt werden. entity adder_4bit is port(a3, a2, a1, a0, b3, b2, b1, b0: in Bit; c3, c2, c1, c0, d: out Bit); end adder_4bit; component half_adder port (in1,in2:in Bit; carry: out Bit; sum: out Bit); end component; component full_adder port (in1,in2,carry_in: in Bit; carry: out Bit; sum: out Bit); end component; 28

29 Lösung: 4-Bit-Addierer architecture structure of adder_4bit is component half_adder port(in1,in2: in Bit; carry: out Bit; sum: out Bit); end component; component full_adder port(in1,in2,carry_in: in Bit; carry: out Bit; sum: out Bit); end component; signal carry0,carry1,carry2,carry3: Bit; begin adder0: half_adder port map (a0,b0, carry0,c0); adder1: full_adder port map (a1,b1,carry0,carry1,c1); adder2: full_adder port map (a2,b2,carry1,carry2,c2); adder3: full_adder port map (a3,b3,carry2,carry3,c3); d <= carry3; end structure; 29

30 VHDL Semantik! Discrete event driven simulation! Schrittweise Semantik wie in StateCharts:! Berechnung ist eine Sequenz von Schritten! Zeit schreitet nicht unbedingt zwischen zwei Schritten voran! Ähnlich der Superstep Semantik der StateCharts! Nebenläufige Zuweisungen an Signale wie Zuweisungen in StateCharts. Ein Schritt besteht aus zwei Phasen. 30

31 Überblick Initialisierung Aktualisierung der Zeit Zuweisung neuer Signalwerte Ausführung von Prozessen Reaktivierung von Prozessen Ende der Simulation 31

32 Transaktionsliste und Prozessaktivierungsliste! Transaktionsliste! Für Signalzuweisungen! Einträge der Form (s, v, t)! Bedeutung: Signal s wird zum Zeitpunkt t auf Wert v gesetzt werden! Beispiel: (clock, 1, 10 ns)! Prozessaktivierungsliste! Für die Reaktivierung von Prozessen! Einträge der Form (p i, t)! Bedeutung: Prozess p i läuft zum Zeitpunkt t weiter. 32

33 Initialisierung! Zu Beginn wird die aktuelle Zeit, t curr, auf 0 ns gesetzt.! Jedes Signal bekommt einen initialen Wert.! Falls dort definiert, wird der Wert aus der Deklaration übernommen, z.b. signal s : std_ulogic := `0`;! Andernfalls wird der kleinste Wert verwendet, z.b. signal s : std_ulogic with type std_ulogic is (`U`, `X`, `0`, `1`, `Z`, `W`, `L`, `H`, `-`); Initialwert ist `Ù`! Es wird angenommen, dass das Signal zu jedem Zeitpunkt vor der Ausführung der Simulation diesen Wert hatte.! Jeder Prozess wird genau einmal ausgeführt (bis er anhält)! Während der Ausführung werden die Signalzuweisungen in der Transaktionsliste aufgesammelt (aber noch nicht ausgeführt)! Wenn der Prozess an einem wait for -Befehl anhält, dann wird der Prozess in die Prozessaktivierungsliste eingetragen.! Der Zeitpunkt der nächsten Runde, t next,ist der früheste der folgenden Zeitpunkte: 1. time high (Ende der Simulation). 2. Frühester Zeitpunkt in der Transaktionsliste (falls nicht leer) 3. Frühester Zeitpunkt in der Prozessaktivierungsliste (falls nicht leer) 33

34 Beispiel architecture behaviour of example is signal a : std_logic := 0 ; signal b : std_logic := 1 ; signal c : std_logic := 1 ; signal d : std_logic := 0 ; begin swap1: process(a, b) begin a <= b after 10 ns; b <= a after 10 ns; end process; swap2: process begin c <= d; d <= c; wait for 15 ns; end process; end architecture; 34

35 Signalzuweisungsphase Erster Teil eines Schritts! Jeder Simulationszyklus beginnt damit, dass die Zeit auf den nächsten Zeitpunkt gestellt wird, an dem Änderungen durchgeführt werden müssen:! t curr = t next! t next wurde am Ende der Intitialisierung (oder am Ende des letzten Zyklus) gesetzt. Es wird geprüft, ob das Ende der Simulation, time high, erreicht wurde.! Für alle (s, v, t curr ) in der Transaktionsliste:! Entferne (s, v, t curr ) von der Transaktionsliste.! s wird auf Wert v gesetzt.! Für alle Prozesse p i die auf Signal s warten:! (p i, t curr ) wird in die Prozessaktivierungsliste eingetragen.! Analog, falls sich der Wert eines wait until -Ausdrucks ändert. 35

36 Prozessaktivierungsphase -- Zweiter Teil eines Schritts! Alle Prozesse p i mit Einträgen (p i, t curr ) in der Prozessaktivierungsliste werden reaktiviert.! Alle aktivierten Prozesse werden parallel (genauer: in beliebiger Ordnung) ausgeführt.! Signalzuweisungen! werden in Transaktionsliste gespeichert (nicht sofort ausgeführt!).! Beispiele: s <= a and b; Sei v die Konjunktion aus dem aktuellen Wert von a und dem aktuellen Wert von b. Füge (s, v, t curr ) in die Transaktionsliste ein. s <= 1 after 10 ns; Füge (s, 1, t curr + 10 ns) in die Transaktionsliste ein.! Prozesse werden solange ausgeführt, bis ein wait Befehl erreicht wird.! Falls p i an einem wait for -Befehl hält, dann wird die Prozessaktivierungsliste erweitert:! Beispiel: p i hält bei wait for 20 ns; an (p i, t curr + 20 ns) wird in die Prozessaktivierungsliste eingetragen 36

37 Prozessaktivierungsphase -- Zweiter Teil eines Schritts! Falls ein Prozess den letzten Befehl erreicht und! keine sensitivity Liste hat und! der letzte Befehl kein Wait-Befehl ist, dann läuft der Prozess solange weiter bis ein wait-befehl erreicht wird.! Wenn alle Prozesse angehalten haben, wird die Zeit für den nächsten Zyklus als der früheste der folgenden Zeitpunkte berechnet: 1.time high (Ende der Simulation). 2.Frühester Zeitpunkt in der Transaktionsliste (falls nicht leer) 3.Frühester Zeitpunkt in der Prozessaktivierungsliste (falls nicht leer)! Stop, falls t next = time high oder die Transaktions- und Prozessaktivierungslisten leer sind. 37

38 Delta delay! Wie in StateCharts (Superstep Semantik) schreitet die Zeit zwischen zwei Schritten nicht notwendigerweise voran.! Mehrere (potentiell unendlich viele) Schritte können zur selben Zeit t curr geschehen.! Signal-Zuweisungen, die zur selben Zeit, aber in verschiedenen Schritten geschehen, werden durch Delta-Verzögerungen getrennt. 38

39 Delta-Zeitschritte X= 1 A = B = 1 C= 0 Delta-Zeitschritte erhalten Kausalität 1 Current time Delta delay Event 0 ns 1 -- evaluation of inverter -- (A, 1, 0 ns) 2 -- evaluation of AND and NAND -- (B, 0, 0ns), (C, 1, 0ns) 3 -- evaluation of AND -- (C, 0, 0ns) 39

40 RS-Flipflop 2nd δ st δ ns 0ns+δ 0ns+2δ R S Q nq entity RS_Flipflop is port (R, S : in std_logic; Q, nq : inout std_logic); end RS_FlipFlop; architecture one of RS_Flipflop is begin process (R,S,Q,nQ) begin Q := R nor nq; nq := S nor Q; end process; end one; 40