Integrierte Schaltungen

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Melanie Winkler
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1 Integrierte Schaltungen Klassen von Chips: SSI (Small Scale Integrated) circuit: 1 bis 10 Gatter MSI (Medium Scale Integrated) circuit: 10 bis 100 Gatter LSI (Large Scale Integrated) circuit: 100 bis Gatter VLSI (Very Large Scale Integrated) circuit: > Gatter Von Transistoren nichts mehr zu sehen: Robin WS 2004/ Katinka Wolter

2 Einfacher SSI Chip 4 NAND Gatter brauchen je 2 Eingänge einen Ausgang + Power (VCC) + Erde (GND). Kerbe zur Orientierung. Funktionalität wird generiert durch verbinden der Ein /Ausgänge. Gatterverzögerung: 1 10 nsec. Vernachlässigen wir. SSI Chips kosten im Handel wenige Cent. In den 1970er Jahren wurden daraus Computer gebaut. Robin WS 2004/ Katinka Wolter

3 Moderne Chips Heutige Chips enthalten ca. 5 Mio. NAND Gatter Anschlüsse (Pins) 0.1 inch Standardabstand zwischen zwei Anschlüssen Länge des Chips: 18 km. Gatter auf Chips bilden logische und arithmetische Funktionen, weniger Anschlüsse nötig. Wir betrachten Speicher kombinatorische Schaltungen arithmetische Schaltungen Robin WS 2004/ Katinka Wolter

4 Latches und Flip Flops S R Q vorher Q vorher Q nachher Q nachher Anmerkung stabil (a) stabil (b) \ \ inkonsistent \ \ inkonsistent set Q kein Effekt reset Q Robin WS 2004/ Katinka Wolter

5 Latches und Flip Flops (II) Initialzustand beispielsweise S = R = 0, dann sind Q = 0, Q = 1, Q=1 Q=0 und stabile Zustände. Ist dagegen Q = 0, und wird S = 1 gesetzt, so wird Q = 1. Falls aber Q = 1 und es wird S = 1 gesetzt, so ändert sich nichts. Zustand des latch wird berücksichtigt. Charakteristik des SR Latch SR Latch ist ein einfaches Speicherelement. Erinnert ob zuletzt S oder R gesetzt waren. output nicht eindeutig durch input bestimmt Robin WS 2004/ Katinka Wolter

6 Getakteter SR Latch Zustandswechsel nur zur Taktzeit Latches und Flip Flops (III) Wenn der Takt = 1, dann agiert der Schaltkreis wie zuvor. Takt = 0 deaktiviert S und R (AND = 0) S = R zurückgesetzt auf Null führt zu nicht deterministischem Verhalten. Q = 0 und Q = 1 möglich. S = R = 1 hat nur einen konsistenten Zustand: Q = Q = 0. Sobald S = R = 0, kehrt der latch in einen stabilen Zustand zurück. S zuerst bewirkt Q = 1, Q = 0, R zuerst bewirkt Q = 0, Q = 1 Robin WS 2004/ Katinka Wolter

7 Latches und Flip Flops (IV) Getakteter D Latch Uneindeutigkeit des SR latch (wenn S = R = 1) wird vermieden durch nur eine Eingabe, D und ihr Komplement. Wert von D wird in Q gespeichert, 1 Bit Speicher Element Schaltkreis benötigt 11 Transistoren In der Praxis werden geschicktere Schaltkreise mit 6 Transistoren verwendet. Robin WS 2004/ Katinka Wolter

8 D Flip Flop Latches und Flip Flops (V) latch mit Pulsgenerator. Verzögerung des NICHT Gatters bewirkt Speichern von D zu Beginn des Taktes. ebenfalls 1 Bit Speicher Element, das immer zu Beginn eines Taktzyklus speichert. Robin WS 2004/ Katinka Wolter

9 Latches und Flip Flops (VI) Anmerkung: Pulsgenerator Robin WS 2004/ Katinka Wolter

10 Register Symbole für latches und flip flops CK = clock (a) Latch (b) Latch mit inversem Takt (c) Flip flop, speichert auf der steigenden Flanke (d) Flip flop, speichert zur fallenden Flanke. Wichtig sind (a) und (c). Register bestehen üblicherweise aus mehreren Flip flops. FF FF Robin WS 2004/ Katinka Wolter

11 Register (II) Darstellungen auf unterschiedlichem Abstraktionsniveau: 8 Bit Register bestehend aus einzelnen Flip Flops. Kompaktdarstellung eines 8 Bit Registers. d 0 D FF Q CK q 0 d 1 D FF Q CK q 1 d 2 d 3 D FF Q CK D FF Q CK q 2 q d 4 D FF Q CK q 4 d 5 D FF Q CK q 5 d 6 d 7 D FF Q CK q 6 q 7 D FF Q CK CK Robin WS 2004/ Katinka Wolter

12 Kombinatorische Schaltungen Kombinatorische Schaltungen ordnen eindeutig jeder Eingabe eine Ausgabe zu. Wir betrachten: Multiplexer. Hat 2 n Dateneingabeleitungen, n Steuerleitungen und eine Datenausgabeleitung. Die Belegung der Steuerleitungen bestimmt, welche Eingabeleitung ausgegeben wird. Dekodierer. Wählt eine der 2 n Ausgabeleitungen in Abhängigkeit von der n stelligen Eingabe. Comparator (vergleichende Schaltung). Vergleicht zwei Eingabeworte und gibt 0 bei verschieden, oder 1 bei gleichen Worten aus. Robin WS 2004/ Katinka Wolter

13 Multiplexer Von 8 Eingabesignalen wird nur eines ausgegeben in Abhängigkeit von A,BC. Ein De Multiplexer erhält eine Eingabe und gibt n Signale aus (in Abhängigkeit von A,B,C). Er wird für die ALU Steuerung verwendet. Robin WS 2004/ Katinka Wolter

14 Dekodierer Der Dekodierer setzt eine von 2 n Ausgangsleitungen, in Abhängigkeit von den Eingaben A,B,C. Kann z.b. zur Umsetzung von Adressen in die Ansteuerung verwendet werden. Entschlüsselt Befehle und übersetzt sie in eine Steuerung ( > Arithmetik) Robin WS 2004/ Katinka Wolter

15 Vergleichende Schaltung Vergleicht zwei Worte und gibt 1 aus, wenn sie gleich sind. Hier: Wortlänge 4 Bit. Robin WS 2004/ Katinka Wolter

16 Arithmetische Schaltungen Elementare Schaltkreise, die für alle arithmetischen Operationen gebraucht werden sind Shifter, bit weise Verschiebung. Halbaddierer, bit weise Addition Volladdierer, Addition von binären Zahlen. Robin WS 2004/ Katinka Wolter

17 1 Bit Shifter (Schieberegister) Verschiebt alle Bits um eine Stelle nach rechts oder links. Multiplikation mit 2, bzw. Division durch 2. Robin WS 2004/ Katinka Wolter

18 Halbaddierer Carry=A B s um=a xor B Addition wird abgebildet auf logische Verknüpfungen. Additiert zwei binäre Ziffern ohne Berücksichtigung des carry bit. Erzeugt Übertrag. Robin WS 2004/ Katinka Wolter

19 Volladdierer Additiert zwei binäre Ziffern mit Berücksichtigung des carry bit. Carry out braucht 3 Gatterlaufzeiten, Sum braucht 2 Gatterlaufzeiten. Robin WS 2004/ Katinka Wolter

20 n Bit Addition x 0 y 0 x 1 y 1 x y x y ADD ADD q c o q c o s 0 s 1 Das erste carry bit braucht 3 Gatterlaufzeiten Alle weiteren carry bits brauchen 2 zusätzliche Gatterlaufzeiten Die s i können simultan berechnet werden. Addition von zwei 4 Bit Zahlen braucht: x 2 y 2 x y ADD q c o s 2 (3 + 3*2) = 9 Gatterlaufzeiten. Gatterlaufzeit von 15 ns = 15 * 10 9 s x 3 y 3 x y ADD q c o s 3 c o Addition braucht 135 ns. Robin WS 2004/ Katinka Wolter

21 Addition und schnelle Addition x y n q c out Tabelle der bitweisen Addition von x und y. Aufstellen der logischen Formel für diese Operation. q = x y n + x y n + x y n + x y n = x y n c out = x y n + x y n + x y n + x y n = x y (n + n ) + (x y) n = x y + (x y) n Robin WS 2004/ Katinka Wolter

22 Schnelle Addition Carry Look Ahead Betrachte Addition von zwei n Bit Zahlen. Logisch unabhängige Teile können schneller berechnet werden. Formuliere etwas um +1 = x i + x i + x i + x i + x i + x i = x i + + x i = x i + (x i + ) s i+1 = x i + x i + x i + x i = x i Sei G i = x i und P i = x i + G i und P i sind unabhängig von und können daher parallel berechnet werden. +1 = x i + (x i + ) = G i + P i = G i + P i (G i 1 + P i 1 1 ) = G i + P i G i 1 +P i P i 1 G i P i P i 1... P 1 G 0 + P i P i 1... P 1 P 0 c 0 Robin WS 2004/ Katinka Wolter

23 Carry Look Ahead Laufzeit Für die Addition von zwei n Bit Zahlen braucht man bei 15 ns Gatterlaufzeit: G i und P i +1 (AND und OR) s i (XOR) 15 ns 30 ns 15 ns 60 ns Dabei gehen wir davon aus, daß die UND und ODER Gatter beliebig viele Eingänge haben. Meist haben Gatter nicht mehr als 4 Eingänge. Daher: Kaskadierung mehrerer 4 bit carry look ahead Addierer. Laufzeit ist (fast) unabhängig von n. Robin WS 2004/ Katinka Wolter

24 Papier und Stift Methode: Multiplikation = = = = Robin WS 2004/ Katinka Wolter

25 Vorzeichenbehaftete Multiplikation = 143 Was ist binär? = verdopple für die Multiplikation die Bitstellen Bilde das Zweierkomplement: = : Dies ist eine negative Zahl im Zweierkomplement. Rücktransformation: ( ) 2 ( 1) 10 = ( ) 2 ( 1) 10 = 143 Robin WS 2004/ Katinka Wolter

26 Vorzeichenbehaftete Multiplikation (II) Multiplikation ist kommutativ, d.h. die Reihenfolge spielt keine Rolle, auch bei negativen Zahlen, auch beim Zweierkomplement. Wie multiplizieren sich zwei negative Zahlen? = = 143 Robin WS 2004/ Katinka Wolter

27 Multiplikation mit Schieberegister Faktoren in f und g a =0 und c = 0 Wenn g 0 = 1 wird f nach a geladen. Das Doppelregister ag wird um eine Stelle nach rechts geschoben, das LSB des Ergebnis steht damit in g n 1. Wenn (das neue) g 0 = 1 wird f zu dem Wert in a addiert und das Ergebnis nach a geladen Das Doppelregister ag wird um eine Stelle nach rechts geschoben. etc. Robin WS 2004/ Katinka Wolter

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