Lehrveranstaltung: Digitale Systeme. KS-Praktikums-Vorbereitung Dipl.-Inf. Markus Appel , , ,

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1 Lehrveranstaltung: Digitale Systeme KS-Praktikums-Vorbereitung Dipl.-Inf. Markus Appel , , ,

2 Übersicht Kombinatorische Schaltungen n-bit-addierer Minimierungsverfahren Arithmetik-Logik-Einheit (ALU) Praktikums ALU

3 Kombinatorische Schaltungen Die Ausgangsvariable ist eine Funktion der Eingangsvariablen Realisierbar durch Verknüpfungen mit Grundgattern Keine Rückführung des Ausgangs auf den Eingang Beispiele: Halbadder, Multiplexer,

4 n-bit-addierer Halbadder (Wiederholung) A B Y C (Übertrag) Y = A B und C = A B A B Y A B HA Y C C

5 n-bit-addierer Volladder C i-1 A i B i Y i C i Y i = (A i B i ) C i-1 und C i = A i B i C i-1 (A i B i )

6 n-bit-addierer Volladder Y i = (A i B i ) C i-1 und C i = A i B i C i-1 (A i B i ) C i-1 A i B i HA HA Y i C i A i B i C i-1 VA Y i C i

7 n-bit-addierer Schaltung A n-1 B n-1 C n-2 A 2 B 2 A 1 B 1 A 0 B 0 C -1 VA C 2 VA C 1 VA C 0 VA C n-1 Y n-1 Y 2 Y 1 Y 0

8 Minimierungsverfahren Karnaugh-Veitch-Verfahren Grafisches Verfahren zur Vereinfachung Boolescher Funktionen in einen minimalen logischen Ausdruck Disjunkte Normalform (DNF) wird in einen minimalen logischen Ausdruck überführt A A = 1 Beispiel: A B A B = B ( A A ) = B 1 = B

9 Minimierungsverfahren C D KV- Diagramm KV-Diagramm Reihenfolge bei der Diagrammbeschriftung beachten Zusammenfassung von Gebieten mit 1 zu 2 n Feldern (1, 2, 4, 8, 16 Felder) Je größer das Gebiet, desto größer die Minimierung Gebiete können auch über die Diagramm-Grenzen hinaus gehen (rot) Überschneidungen sind möglich (blau und gelb), sofern durch beide Gebiete jeweils mindestens eine neue 1 abgedeckt wird Don t cares können sowohl als 1 als auch als 0 genutzt werden (blau) Variablen, die in einem Gebiet sowohl als 0 als auch als 1 vorkommen, werden eliminiert A B

10 Minimierungsverfahren Beispiel (1) A B C D Y DNF: Y = /A /B /C /D /A /B /C D /A /B C /D /A B /C D /A B C D A /B /C /D A /B /C D A /B C /D KV- Diagramm C D A B

11 Minimierungsverfahren Beispiel (2) KV- Diagramm C D A B

12 Minimierungsverfahren Beispiel (3) A B C D Y KV- Diagramm C D A B

13 Minimierungsverfahren Übungsbeispiel A B C Y DNF: Y = KV- Diagramm C 0 1 A B Minimierte Funktion:

14 Minimierungsverfahren Übungsbeispiel A B C Y DNF: Y = /A /B /C /A /B C A /B /C A B C KV- Diagramm C A B Minimierte Funktion:

15 Arithmetik Logik Einheit (ALU) Rechenwerk im Prozessor Die Realsierung von arithmetischen Operationen mit Logikgattern führt zu ähnlichen Verarbeitungsstrukturen für arithmetische und logische Befehle Parallele Zahlwort oder Logikverarbeitung ist für n-bits möglich Operanten: A = (a n-1,, a 0 ) und B = (b n-1,, b 0 ) Ergebnis: Q = (q n-1,, q 0 ) Übertrag bei arithmetischen Operationen

16 Arithmetik Logik Einheit (ALU) Logische Operationen: q i = s 3 a i b i s 2 a i /b i s 1 /a i b i s 0 /a i /b i Arithmetische Operationen: q i = (s 3 a i b i s 2 a i /b i s 1 /a i b i s 0 /a i /b i ) c i-1 c i = s 3 a i b i s 2 a i /b i ( /(s 1 /a i b i ) /(s 0 /a i /b i ) ) c i-1 Zusammenfassung: g i = s 3 a i b i s 2 a i /b i und p i = /(s 1 /a i b i ) /(s 0 /a i /b i ) bzw. /p i = s 1 /a i b i s 0 /a i /b i q i = g i /p i (Logik) und q i = (g i /p i ) c i-1 (Arithmetik) c i = g i p i c i-1 Gemeinsamer Ausdruck für Logik- und Arithmetik: c i = g i p i c i-1 und q i = (g i /p i ) (c i-1 BA) (BA: Betriebsart)

17 Realisierbare Funktionen s 3 s 2 s 1 s 0 Q (Logik) BA=1 Q (Arithmetik) BA= c A B NOR A B + c A B A B + c A INV A A + c -1 INC A B (A B) -1 + c B INV B (A B)+(A B)+ c (A B) (A B) XOR A - B c -1 SBC A B NAND (A B)+A+c A B AND (A B) - 1+c (A B) (A B) ÄQU A + B + c -1 ADC B B (A B)+(A B)+c A B (A B) + A+ c A A A -1 + c -1 DEC A B (A B) + A + c A B OR (A B) + A + c SET A + A + c -1 SHL

18 Praktikums ALU Aufgabe Entwerfen Sie die Schaltung für eine 1-Bit Arithmetik-Logik- Einheit. Sie dient als Grundelement für eine Verkettung von vier 1-Bit-ALUs zu einer 4-Bit-ALU. Diese 4-Bit-ALU soll die Verarbeitung von zwei 4-Bit-Dualzahlen A und B mit den folgenden Operationen realisieren: Q = (A B) Q = A Q = A + B Q = A 1 Vergleich der Bits von A und B Kopieren der Bits von A nach Q Addieren der Zahlen A und B mit Übertragsverarbeitung Dekrementieren der Zahl A durch die Addition des Zweierkomplements

19 Praktikums ALU Ein- und Ausgänge Dateneingänge: a i, b i, c i-1 Steuereingänge: BA (Betriebsart) Datenausgänge: q i, c i S (jeweilige Auswahl zwischen den beiden Operationen)

20 Praktikums ALU Funktionen BA S Funktion 1 1 Logische Operation EQU 1 0 Logische Operation A 0 1 Arithmetische Operation ADD 0 0 Arithmetische Operation DEC

21 Lösungsweg 1 Die geforderten Eigenschaften sind identisch mit zwei Zeilen aus der Tabelle mit den 2x16 Funktionen Dekoder für S bauen: S s 3 s 2 s 1 s Gleichungen mit Gattern eingeben: q i = (s 3 a i b i s 2 a i /b i s 1 /a i b i s 0 /a i /b i ) BA c i-1 c i = s 3 a i b i s 2 a i /b i ( /(s 1 /a i b i ) /(s 0 /a i /b i ) ) c i-1

22 Lösungsweg 2 Funktionen g i und p i verwenden: c i = g i p i c i-1 und q i = (g i /p i ) (c i-1 BA) g i = s 3 a i b i s 2 a i /b i = a i b i /S a i /b i p i = /(s 1 /a i b i ) /(s 0 /a i /b i ) = /S a i b i /p i = s 1 /a i b i s 0 /a i /b i = S /a i /b i S s 3 s 2 s 1 s

23 Lösungsweg 3 Realisierung durch vier einzelne Schaltungsentwürfe Multiplexerschaltung für Auswahl durch BA und S

24 Lösungsweg 3 Bitweiser Vergleich von A und B a i b i c i-1 q i c i

25 Lösungsweg 3 Bitweiser Vergleich von A und B a i b i c i-1 q i c i

26 Lösungsweg 3 Kopieren der Bits von A nach Q a i b i c i-1 q i c i

27 Lösungsweg 3 Kopieren der Bits von A nach Q a i b i c i-1 q i c i

28 Lösungsweg 3 Addieren der Zahlen A und B mit Übertragsverarbeitung a i b i c i-1 q i c i

29 Lösungsweg 3 Addieren der Zahlen A und B mit Übertragsverarbeitung a i b i c i-1 q i c i

30 Lösungsweg 3 Dekrementieren der Zahl A a i b i c i-1 q i c i

31 Lösungsweg 3 Dekrementieren der Zahl A a i b i c i-1 q i c i

32 Lösungsweg 4 Anwendungen von Minimierungsverfahren können zu sehr kompakten Lösungen führen Eine Lösung besteht beispielsweise aus einem Inverter, zwei Oder-Gattern und einem Volladder

33 4-Bit-ALU Überlegen Sie sich die Vorgehensweise zur modularen Erweiterung der 1-Bit-ALU zu einer 4-Bit-ALU mit den Möglichkeiten des hierarchischen Entwurfs in Altera MAX+PLUS II. Machen Sie sich mit der Verwendung und Handhabung von Busleitungen für mehrere 1-Bit-Leitungen vertraut.

34 4-Bit-ALU A[3..0] B[3..0] Cin BA S A0 B0 Cin BA S A1 B1 BA S 1-Bit ALU 1-Bit ALU Q0 Q1 Q[3..0] Cout A2 B2 CIN BA S 1-Bit ALU Q2 A3 B3 BA S 1-Bit ALU Q3 Cout

35 Erkennung von besonderen Rechenergebnissen

36 Aufbau Praktikums-ALU