Teil V. Programmierbare Logische Arrays (PLAs)

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Johanna Sachs
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1 Teil V Programmierbare Logische Arrays (PLAs) 1

2 Aufbau von PLAs Programmierbares Logisches Array (PLA): Programmierbarer Einheitsbaustein aufgebaut als ein Gitter (Array) von Basisbausteinen (Zellen). Realisiert (beliebige) Boolesche Funktionen in (N)F. 2

3 Beispiel F : B 3 B 2 F (x, y, z) = (yz + xyz, xz + xyz) = (u, v) 3

4 Grundlegender Aufbau UN-Ebene: Für jede Eingabevariable eine Zeile Für jeden Produktterm eine Spalte: 0-Gatter: Lasse Variable x i aus 2-Gatter: Übernehme Variable x i 3-Gatter: Negiere Variable x i Beispiel: x 0 x 2 x 3 wird Spalte 2023 OER-Ebene: Für jede Ausgabe eine Zeile 0-Gatter: Lasse Produktterm aus 1-Gatter: Übernehme Produktterm 4

5 Allgemeine arstellung Jede Boolesche Funktion B n B m, dessen Fs insgesamt k Produktterme (Implikanten) benötigt, kann als (m + n) k PLA realisiert werden. M 7575: Einer der ersten PLAs von National Semiconductor mit Inputs m = 14, Outputs n = 8, und maximale Anzahl von Produkttermen (Spalten) k = 96; 2112 Bausteine. Es gibt verschiedene Funktionen F : B 14 B 8. avon realisierbar mit M 7575: = =

6 Programmieren von PLAs Zwei Steuereingänge in jede Zelle ergeben 2 2 = 4 Möglichkeiten. Für m PLA-Zellen, 2m Bits als Steuerungsprogramm. Variante 1: Variablen und ihre Negation werden eingespeist; dann werden nur mehr zwei verschiedene Bausteine für die UN-Ebene gebraucht (Identer und Multiplizierer). Variante 2: OER-Ebene verdrahtet Produktterme fest mit Outputs; PAL (Programmable And Logic) 6

7 PLA Anwendung 1: Speicherung (ROM) Aufgabe: Speichere 2 n Worte mit der Länge m UN-Ebene: Addressierung n Zeilen zur (binären) Addressierung 2 n Spalten für 2 n Addressen OER-Ebene: m Zeilen für jedes Wort 7

8 Beispiel n = 3, m = 4 UN-Ebene: Addressen bis (Negat-Multiplizierer) für 0 2 (Multiplizierer) für 1 OER-Ebene: Worte bis (Addierer) für 1 0 (Identer) für 0 8

9 PLA Anwendung 2: Schaltwerke Integrierte PLAs: Ein Teil des Outputs wird mit elay Flip Flops rückgekoppelt. 9

10 Beispiel: Addierer Steuerleitungen: Negiere Input für Subtraktion Register: Akkumulator, Übertrag, Puffer 10

11 Teil VI VLSI Schaltungen 11

12 Entwicklung SSI, Small Scale Integration: 10 Gatter pro Chip MSI, Medium Scale Integration: > 10 und 10 2 Gatter pro Chip LSI, Large Scale Integration: > 10 2 und 10 5 Gatter pro Chip VLSI, Very Large Scale Integration: > 10 5 Gatter pro Chip 12

13 VLSI Bausteine NMOS Technologie: Negative Channel Metal Oxid Semiconductor Isolation Metall-Ebene Polysilizium-Ebene Isolation iffusions-ebene Gatter werden realisiert mit 3 5 Transistoren, die ihrerseits durch Kontakte zwischen der Metall- und der Polysilizium Ebene realisiert werden. 13

14 Maßzahlen für VLSI Bausteine λ... maximale Abweichung eines rahtes von einer Gitterlinie. Um Fehlschaltungen zu vermeiden, mu ss der mimimale Abstand zwischen zwei Gitterlinien etwa 5λ sein. 1975: λ = m 1997: λ = µm = m aktuell: λ = 0.13µm = m Fläche A = c λ 2, c eine Konstante. Takt T Aktuell: 20.5 Mio Transistoren auf einer Fläche von 306mm 2, T 1.4Gigahertz. 14

15 Komplexität von VLSI Bausteine Grundfrage: Für gegebene boolesche Funktion F : B m B n Wie groß muß der Chip werden? Wieviel Rechenzeit braucht der Chip? Untere Grenzen: Für beliebiges F : B m B n gilt A T max(n, m), da mindestens max(n, m)/a 1 Takteinheiten gebraucht werden, um alle m Inputbits zu lesen, beziehungsweise alle n Outputbits zu schreiben. Für das Sortieren von n ualzahlen mit k Stellen gilt: A T 2 K n 2, K eine Konstante. 15

16 Teil VII Schaltungen für Addition und Multiplikation 16

17 Serieller Volladdierer Addition zweier n stelliger Zahlen benötigt n Takte. y n-1 x n c -1 y 2 x 2 y 1 x 1 y 0 x 0 VA c... z n-1 z 2 z 1 z 0 17

18 Pipeline Addierer (1) y 3 x 3 y 2 x 2 y 1 x 1 y 0 x 0 HA HA HA HA HA HA HA HA HA HA 1 z 3 z 2 z 1 z 0 z 4 18

19 Pipeline Addierer (2) Addiere k Paare von n stelligen Zahlen Lese jeden Input parallel Beginnend mit der letzten Stelle addiere sukzessive Überträge. Verwende elay Flip Flops zur Synchronisation. Nach n 1 Takten erstes Resultat, dann in jedem weiteren Takt ein Resultat Gesamtaufwand: n + k 1 k n mit seriellem Addierer. Erhöhter Hardwareaufwand: Für Zahlen mit Länge n: 0.5 n(n+1) Halbaddierer und 0.5 (n 1) n elays. 19

20 Von Neumann Addierwerk (1) A 3 A 2 A 1 A 0 U 1 HA HA HA HA P 3 P 2 P 1 P 0 & S 20

21 Von Neumann Addierwerk (2) Grundidee: Rekursiver Pipeline Addierer; dadurch weniger Hardwareaufwand. Akkumulator A für Operand 1 Puffer P für Operand 2 und Überträge Status S wird 0 wenn kein Übertrag und damit Ergebnis 1. Schritt 1: Addiere A i P i und schreibe das Resultat nach A i. Berechne (lokalen) Übertrag A i P i und schreibe ihn nach P i+1, P 0 wird auf 0 gesetzt. Schritt n: Addiere aktuelle Summen A i mit den Überträgen aus Schritt n 1. Aufwand: Bei Gleichverteilung von 0 und 1 im Schnitt ld(n + 1) Schritten. 21

22 Von Neumann Addierwerk: Beispiel Addiere die Summen , , , , Akku- Akku- Puffer- Puffer- Inhalt Inhalt Inhalt Inhalt dual dezimal dual dezimal Zeile S U A 3 A 2 A 1 A 0 P 3 P 2 P 1 P 0 Schritt

23 Carry-Look-ahead Addition Ziel: Weniger Schritte durch direkte Berechnung der Überträge innerhalb Gruppen der Länge 4-6. Ansatz: Beginnend mit Übertrag r 0 des Übertrags r i an Stelle i: r 1 := x 0 y 0 + r 0 (x 0 y 0 ) r 2 := x 1 y 1 + r 1 (x 1 y 1 ) = x 1 y 1 + x 0 y 0 (x 1 y 1 ) + r 0 (x 0 y 0 )(x 1 y 1 ).. r i := x i 1 y i 1 + r i 1 (x i 1 y i 1 ) = x i 1 y i 1 + x i 2 y i 2 (x i 1 y i 1 ) + x i 3 y i 3 (x i 2 y i 2 )(x i 1 y i 1 ) i r 0 (x j y j ) j=0 Vorteil: Geringere Anzahl von Takten Nachteil: Längerer Takt wg. längerer Gatterlaufzeiten. 23

24 Carry-Look-ahead Addition: Beispiel 5 Gruppen mit Größe {4,4,10,3,3} 24

25 Multiplikation Grundidee: Multiplikation = eine Folge von Additionen mit ivision (Shift Right) Gegeben zwei n-stellige Binärzahlen: a und b = 2 n 1 b n b 0 ann gilt: mit a b = a (2 n 1 b n b 0 ) b 0 a + 2 ( b = 1 a ( b n 1 a)...) a b i = { 0 wenn bi = 0 a wenn b i = 1 25

26 Multiplikation: Schaltung Register M ultiplikator initialisiert mit b Register AC0 initialisiert mit a Register R, AC1 initialisiert mit 0 Ergebnis steht nach n Schritten in R AC1 AC0 Multiplikator R Akku AC1 Akku AC0 Bit AC0 0 Addierer 26

27 Multiplikation: Algorithmus z := n; {Anzahl der Ziffern} while z <> 0 do begin add; shift; dec(z); end; ie Prozeduren add und shift haben folgende Funktion: add AC0 0 = 0 tue nichts AC0 0 = 1 Addiere AC1 + M Schreibe Ergebnis nach R, AC1, wobei der Übertrag in R steht. shift Shifte die drei Register R AC1 AC0 um 1 Bit nach rechts 27

28 Multiplikation: Beispiel Berechne b a = = (1100) 2 (1110) 2 z (nach ec) op R AC1 AC0 v. Add R AC1 AC0 v. Shift R AC1 AC0 n. Shift init = Alternative arstellung: AC0 0 AC0 0 M AC1 := AC1 + 2 AC0 0 M

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