Outline Simulation Design-Richtlinien. VHDL Einführung 2. Marc Reichenbach. Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/14

Transkript

1 VHDL Einführung 2 Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/14 1 / 37

2 Gliederung Simulation und Testbench Design-Richtlinien 2 / 37

3 Simulation und Testbench vor Synthese/Implementierung zunächst Simulation syntaktische und funktionale Überprüfung des VHDL-Codes Testbench-Entwurf für Simulation einer Komponente (für einfache Module/Designs) für komplexere Designs: TCL, Verifikation (SystemVerilog) Testbench ist selbst eine VHDL-Datei, mit leerer Schnittstelle Stimuli für zu simulierende Komponente werden in der Testbench erzeugt 3 / 37

4 Allgemeiner Aufbau einer Testbench Stimuli Generierung Auswertung Unit Under Test Testbench 4 / 37

5 Allgemeine Syntax-Regeln für eine Testbench e n t i t y TEST i s end TEST ; a r c h i t e c t u r e t e s t b e n c h of TEST i s component <Komponentenname> Port <L i s t > end component ; s i g n a l < S i g n a l l i s t e >; begin <B e z e i c h n e r >: <Komponentenname> port map (< L i s t e d e r a n g e s c h l o s s e n e n S i g n a l e >); <S t i m u l i f u e r S i m u l a t i o n > end t e s t b e n c h ; 5 / 37

6 Beispiel: Testbench für AND2 e n t i t y AND2_tb i s end AND2_tb ; a r c h i t e c t u r e t e s t b e n c h of AND2_tb i s component AND2 port ( a : i n s t d _logic ; b : i n s t d _ l o g i c ; o : out s t d _ l o g i c ) ; end component ; s i g n a l a s t i m : s t d_logic ; s i g n a l b s t i m : s t d_logic ; s i g n a l o : s t d _ logic ; begin uut : AND2 port map( a => astim, b => bstim, o => o ) ; 6 / 37

7 Beispiel: Testbench für AND2 s t i m u l i : begin p r o c e s s a s t i m <= 0 ; b s t i m <= 1 ; wait f o r 10 ns ; a s t i m <= 1 ; b s t i m <= 0 ; wait f o r 10 ns ; a s t i m <= 1 ; b s t i m <= 1 ; wait f o r 10 ns ;.... wait ; o p t i o n a l end p r o c e s s ; end t e s t b e n c h ; 7 / 37

8 Beispiel: Testbench für AND2 Ergebnis einer funktionalen Simulation wichtig: Zeiten spielen bei funktionaler Simulation keine Rolle tatsächliche Verzögerungszeiten erst nach Place&Route verfügbar 8 / 37

9 Beispiel: Prozess für Taktgenerierung... s i g n a l c l k : std_logic ; c l k g e n : begin p r o c e s s c l k <= 0 ; wait f o r 10 ns ; c l k <= 1 ; wait f o r 10 ns ; w a i t ; w e g l a s s e n ( P r o z e s s w i r d w i e d e r h o l t a u s g e f u e h r t ) end p r o c e s s ; / 37

10 Beispiel: Prozess für Taktgenerierung Erzeugtes Taktsignal: 10 / 37

11 Synthese Probleme Grundproblem VHDL für Anfänger: nicht die komplette Syntax ist synthetisierbar! Strukturbeschreibungen unkritisch Datenflussbeschreibung auch unkritisch, bis auf wenige Ausnahmen Beispiel für nicht synthesefähiges Datenfluss-Statement: x <= 1 a f t e r 10 ns ; ABER: Flexibilität und Modellierungsvielfalt bei Datenflussbeschreibungen eingeschränkt 11 / 37

12 Synthese Probleme Synthese von Prozessen am kritischsten aber auch am flexibelsten (höchste Abstraktionsstufe) Abbildung für Synthesetools am kompliziertesten, Fehlermeldungen oft schwer nachvollziehbar deshalb Handhabung für Anfänger schwierig: Wie muss eine synthetisierbare Prozessbeschreibung aussehen? Lieber einen einzelnen Prozess verwenden? Oder Funktionalität in viele kleine Prozesse zerlegen? Welche Konstrukte, wie verwenden? Aufteilung der Funktionalität in Prozess- und Datenflussbeschreibungen?... deshalb nachfolgende Codierungs-Empfehlungen beachten! 12 / 37

13 RTL (Register-Transfer-Level) nach Möglichkeit immer Modellierung auf RTL-Ebene Kombinatorische Logik D CLK Q Kombinatorische Logik D CLK Q Kombinatorische Logik clk Trennung von Registern und kombinatorischer Logik erleichtert Übersichtlichkeit, unterstützt Synthesewerkzeuge (arbeiten auf dieser Ebene) Trennung muss nicht unbedingt so strikt erfolgen aber prinzipiell sollte zu modellierende Funktionalität in kombinatorische und sequentielle (taktsynchrone) Schaltungsanteile zerlegt werden 13 / 37

14 Kombinatorische Schaltungen enthalten keine Speicherelemente Ausgänge werden bestimmt durch boolesche Verknüpfungen (Gatter) der aktuellen Eingänge auch als Schaltnetz bezeichnet Realisierung durch Datenflussbeschreibungen oder kombinatorische Prozesse 14 / 37

15 Kombinatorische Schaltungen Datenflussbeschreibungen n e b e n l a e u f i g e D a t e n f l u s s b e s c h r e i b u n g output1 <= i n p u t 1 and i n p u t 2 ; output2 <= i n p u t 2 or not ( i n p u t 3 ) ; 15 / 37

16 Kombinatorische Schaltungen Datenflussbeschreibungen a r i t h m e t i s c h e O p e r a t i o n e n e v t l. z u s a e t z l i c h e B i b l i o t h e k e n b e n o e t i g t! summe <= i n p u t 1 + i n p u t 2 ; 16 / 37

17 Datenflussbeschreibungen Kombinatorische Schaltungen b e d i n g t e S i g n a l z u w e i s u n g muxout <= i n p u t 1 when c o n t r o l = 1 e l s e i n p u t 2 ; s e l e k t i v e S i g n a l z u w e i s u n g with c o n t r o l s e l e c t muxout <= i n p u t 1 when 1, i n p u t 2 when o t h e r s ; 17 / 37

18 Kombinatorische Schaltungen Datenflussbeschreibungen Synthese-Ergebnis für bedingte und selektive Signalszuweisung für dieses Beispiel gleich ansonsten immer auf Unterschied achten (Prioritätsencoder vs. Multiplexer-Struktur) 18 / 37

19 Kombinatorische Schaltungen Kombinatorische Prozesse enthalten keine Taktabfrage alle Signale, von denen im Prozess gelesen wird, müssen in die Sensitivitätsliste für alle kombinatorischen Ausgänge muss es Zuweisungen für alle möglichen Prozessdurchläufe geben alle Pfade/Verzweigungen im Prozess abdecken (z.b. bei if- oder case-anweisungen) sonst können Latches entstehen 19 / 37

20 Kombinatorische Prozesse Kombinatorische Schaltungen f e h l e n d e s S i g n a l i n S e n s i t i v i t a e t s l i s t e f a l s c h : p r o c e s s ( i n p u t 1 ) begin output1 <= i n p u t 1 and i n p u t 2 ; end p r o c e s s ; a l l e g e l e s e n e n S i g n a l e g e l i s t e t r i c h t i g : p r o c e s s ( i n p u t 1, i n p u t 2 ) begin output1 <= i n p u t 1 and i n p u t 2 ; end p r o c e s s ; immer überprüfen, sonst Fehlverhalten Simulation/Schaltung möglich fehlende Signale meist von Tools erkannt (Warnung) 20 / 37

21 Kombinatorische Schaltungen Kombinatorische Prozesse betrachten Beispiel für fehlende Abdeckung Eingangswert input soll auf einen Ausgang output durchgeschalten werden, wenn ein entsprechendes Steuersignal control auf 1 gesetzt ist f e h l e n d e Zuweisung f u e r e i n e n Zweig f a l s c h : p r o c e s s ( c o n t r o l, i n p u t ) begin i f c o n t r o l = 1 then o u t p u t <= i n p u t ; end i f ; end p r o c e s s ; 21 / 37

22 Kombinatorische Schaltungen Kombinatorische Prozesse Syntheseergebnis Latch wird integriert (möglichst vermeiden, später mehr dazu) Grund: unklar was output im Falle von control = 0 zugewiesen werden soll 22 / 37

23 Kombinatorische Schaltungen Kombinatorische Prozesse Zuweisung i n a l l e n Verzweigungen r i c h t i g : p r o c e s s ( c o n t r o l, i n p u t ) begin i f c o n t r o l= 1 then o u t p u t <= i n p u t ; e l s e o u t p u t <= 0 ; end i f ; end p r o c e s s ; Syntheseergebnis ohne Latches 23 / 37

24 Kombinatorische Prozesse Kombinatorische Schaltungen Alternative zur Abdeckung aller Fälle: Vorinitialisierung alle Ausgangssignale am Beginn des Prozesses mit Default-Wert belegen V o r i n i t i a l i s i e r u n g r i c h t i g : p r o c e s s ( c o n t r o l, i n p u t ) begin o u tput <= 0 ; i f c o n t r o l = 1 then o u t p u t <= i n p u t ; end i f ; end p r o c e s s ; 24 / 37

25 Sequentielle Schaltungen haben im Gegensatz zu komb. Schaltungen einen internen Zustand (Historie) enthalten demnach Speicherelemente deshalb auch als Schaltwerk bezeichnet heute meist Einsatz taktflankengesteuerter D-FlipFlops (DFF) und Register (siehe Übersichtsbild RTL) Grund: Speicherung von Zuständen zu definierten Zeitpunkten (Taktflanke) Realisierung wieder möglich durch Datenflussbeschreibungen oder durch taktsynchrone Prozesse 25 / 37

26 Sequentielle Schaltungen Sequentielle Datenflussbeschreibungen durch Taktflankenabfrage in Datenflussbeschreibungen Beispiel: Realsierung eines simplen DFFs t a k t f l a n k e n g e s t e u e r t e s DFF ( low h i g h F l a n k e ) Dout <= Din when c l k e v e n t and c l k = 1 ; 26 / 37

27 Sequentielle Schaltungen Taktsynchrone Prozesse ohne Sensitivitätsliste (nicht empfohlen) Prozess muss wait until auf Taktflanke enthalten wait u n t i l c l k e v e n t and c l k = 1 ; Beispiel: wieder simples DFF p r o c e s s begin wait u n t i l c l k e v e n t and c l k = 1 ; Dout <= Din ; end p r o c e s s ; 27 / 37

28 Sequentielle Schaltungen Taktsynchrone Prozesse mit Sensitivitätsliste (empfohlen) nur das Taktsignal und optionales Reset-Signal in Sensitivitätsliste... p r o c e s s ( c l k )... p r o c e s s ( c l k, r e s e t ) / 37

29 Sequentielle Schaltungen Taktsynchrone Prozesse mit Sensitivitätsliste (empfohlen) Taktflankenabfrage innerhalb des Prozesses low h i g h F l a n k e i f c l k e v e n t and c l k = 1 then high low F l a n k e i f c l k e v e n t and c l k = 1 then low h i g h F l a n k e ( s t d _ l o g i c ) i f rising_edge ( c l k ) then high low F l a n k e ( s t d _ l o g i c ) i f f a l l i n g _ e d g e ( c l k ) then 29 / 37

30 Sequentielle Schaltungen Taktsynchrone Prozesse mit Sensitivitätsliste (empfohlen) Beispiel: simples DFF p r o c e s s ( c l k ) begin i f c l k e v e n t and c l k = 1 then Dout <= Din ; end i f ; end p r o c e s s ; 30 / 37

31 Taktsynchrone Prozesse Sequentielle Schaltungen mit Sensitivitätsliste (empfohlen) Beispiel: DFF mit asynchronem Reset p r o c e s s ( c l k, r e s e t ) begin i f r e s e t = 1 then Dout <= 0 ; e l s i f c l k e v e n t and c l k = 1 then Dout <= Din ; end i f ; end p r o c e s s ; 31 / 37

32 Reine kombinatorische Logik Prozess-Schablonen [1] p r o c e s s ( I n p u t s ) a l l e I n p u t s i n S e n s i t i v i t a e t s l i s t e begin... Output Zuweisungen f u e r a l l e Input V a r i a n t e n... k e i n e Rueckkopplungen end p r o c e s s ; Logik + Latches p r o c e s s ( I n p u t s ) a l l e I n p u t s i n S e n s i t i v i t a e t s l i s t e begin i f e n a b l e = 1 then... Latch A k t i o n e n... f e h l e n d e Output Zuweisung end i f ; end p r o c e s s ; 32 / 37

33 Logik + DFFs Prozess-Schablonen [1] V e r s i o n 1 p r o c e s s ( c l o c k ) ohne a s y n c h r o n e s R e s e t begin i f rising_edge ( c l o c k ) then... t a k t s y n c h r o n e A k t i o n e n end i f ; end p r o c e s s ; V e r s i o n 2 p r o c e s s ( c l o c k, r e s e t ) mit asynchronem R e s e t begin i f r e s e t = 0 then a l t e r n a t i v r e s e t = 1... a s y n c h r o n e Reset A k t i o n e n e l s i f rising_edge ( c l o c k ) then... t a k t s y n c h r o n e A k t i o n e n end i f ; end p r o c e s s ; 33 / 37

34 Prozess-Schablonen [1] Logik + DFFs V e r s i o n 3 ( n i c h t empfohlen ) p r o c e s s k e i n e S e n s i t i v i t a e t s l i s t e begin wait u n t i l rising_edge ( c l o c k ) ;... t a k t s y n c h r o n e A k t i o n e n end p r o c e s s ; 34 / 37

35 Weitere Hinweise Entwurf von Schaltungen die taktsynchron arbeiten Partitionierung der Funktionalitäten möglichst in kombinatorische und taktsynchrone Bestandteile Hierarchiebildung mit Hilfe von Strukturbeschreibungen Modellierung der partitionierten Bestandteile mit Datenflussbeschreibungen und/oder Prozess-Schablonen 35 / 37

36 Weitere Hinweise DFFs verwenden, Latches vermeiden (später mehr) kombinatorische Schleifen (kombinatorische Rückkopplungen) vermeiden kann zu unerwartetem Verhalten kommen, z.b. Schwingungen Beispiel: Rückgekoppeltes XOR-Gatter a o 36 / 37

37 Literatur Bücher VHDL-Synthese, Jürgen Reichardt, Bernd Schwarz, 5. Auflage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN The Designer s Guide to VHDL, P.J. Ashenden, 3. Auflage, Morgan Kaufmann Publisher, 2008, ISBN Zusatz [1] VHDL Golden Reference Guide, Doulos, Version 3.1, 2003, ISBN X 37 / 37