Wintersemester 2001/2002. Hardwarepraktikum. Versuch 4: Sequentielle Systeme 1. - Toralf Zemlin - Swen Steinmann - Sebastian Neubert

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1 Hardwarepraktikum Wintersemester 2001/2002 Versuch 4: Sequentielle Systeme 1 - Toralf Zemlin - Swen Steinmann - Sebastian Neubert

2 Aufgabenstellung: 2.1. Untersuchen Sie theoretisch und praktisch die Wirkungsweise des nachfolgend dargestellten taktzustandsgesteuerten D-FF! Vergleichen Sie das Verhalten der beiden Varianten! Anm.: Die Negatoren und der AND-OR-Inverter sollen die gleiche Verzögerungszeit von 2 ns besitzen! -- Negator entity NOT is port(x : in bit, y : out bit); end NOT; architecture dataflow of NOT is y <= not x after 2 ns; -- AND-OR Inverter entity AOINV is port(x1, x2, x3, x4 : in bit; y : out bit); end AOINV; architecture dataflow of AOINV is signal s1,s2 : bit; s1 <= x1 and x2; s2 <= x3 and x4; y <= not(s1 or s2) after 2 ns; -- Variante 1 entity VAR1 is port(c, d : in bit; q, q1 : out bit); end VAR1; architecture structure of VAR1 is component NOT port(x : in bit; y : out bit); component AOINV port(x1, x2, x3, x4 : in bit; y : out bit); for all: NOT use entity work.not(dataflow): for all: AOINV use entity work.aoinv(dataflow): signal c1, a, a1 : bit; u1: NOT port map (c, c1); u2: NOT port map (a1, a); u3: AOINV port map (a, c1, c, d, a1); q <= a; q1 <= a1;

3 architecture structure of VAR2 is component NOT port(x : in bit; y : out bit); component AOINV port(x1, x2, x3, x4 : in bit; y : out bit); for all: NOT use entity work.not(dataflow): for all: AOINV use entity work.aoinv(dataflow): signal c1, c2, a, a1 : bit; u1: NOT port map (c, c1); u2: NOT port map (a1, a); u3: NOT port map (c1, c2); u4: AOINV port map (a, c1, c2, d, a1); q <= a; q1 <= a1; Beim Simulieren der beiden Varianten haben wir uns das wie folgt überlegt.: Bei der ersten Variante stimmen die Verzögerungszeiten der einzelnen Bauteile exakt überein, was natürlich nur theoretisch möglich ist. Durch das exakte übereinstimmen dieser Verzögerungszeiten kommt das Flipflop nie in eine stabile Lage und somit schaltet es Q und Q immer gleichzeitig in den gleichen Zustand. Diesen Vorgang nennt man Schwingen, der im praktischen Versuch auch deutlich sichtbar war. Aufgrund der kurzgewählten Verbindungsdrähte war es möglich das Schwingen der Ausgänge per Diode zu sehen. Bei der zweiten Variante, die auf den ersten Blick logisch genau wie die erste, sein sollte, führt aber der zusätzlich eingebaute Negator zu einer längeren Verzögerungszeit vor dem AND-OR-Inverter. Das heißt der Flipflopkern hat ein Signal eher bekommen (hier C ) und somit konnte sich das Flipflop einschwingen und kam in eine stabile Lage. Das Flipflop reagiert normal und auch im praktischen Versuch reagierte das Flipflop so, wie es die theoretischen Betrachtungen vorhersagten.

4 2.2. Vergleichen Sie theoretisch und praktisch ein als JK-FF beschaltetes taktflankengesteuertes D-FF mit einem JK-MS-FF. Als D-FF soll eine Hälfte des TTL- Schaltkreises SN7474, als JK-MS-FF ein TTL-Schaltkreis SN7472 zum Einsatz kommen. Die Flip-Flops seien durch die nachfolgend dargestellten Ersatzschaltungen beschrieben. Anm.: Beschalten Sie die C-Eingänge der Schaltkreise so, dass die Pegeländerung an den Ausgängen der Flip-Flops mit der gleichen Taktflanke wirksam werden. Wenn man ein taktflankengesteuertes D-FF so beschalten soll, damit es das Verhalten eines JK-FF aufweist, schauen wir uns erst einmal die Beschaltungstabelle des D-Eingangs an. Zustand D-Eingang J K X 0 zu X 1 1 X 0 1 zu 0 0 X 1 Die resultierende Formel, die man nun aus dieser Tabelle ableiten kann heisst D = (J K Q ) (J K Q ) (J K Q ) (J K Q ) In vereinfachter Form D = (J Q ) (K Q ) = ((J Q t-1 ) (K Q )) Jetzt können wir die kombinatorische Schaltung für unseren D-Eingang vornehmen.

5 Nun können wir die Schaltung parallel aufbauen, da wir das Schalten mit der gleichen Taktflanke realisieren sollen. Um dies zu realisieren bauen wir vor dem Takteingang SN7472 noch einen Negator ein. Nun betrachten wir die dazugehörige VHDL Beschreibung: entity NAND3 is port (x1,x2,x3 : in bit; y : out bit); end NAND3; architecture dataflow of NAND3 is y <= not(x1 and x2 and x3) after 2ns; -- Schaltung mit SN7474 entity SN7474 is port (Sn, D, C, Rn : in bit; Q, Qn : out bit); end SN7474; architecture structure of SN7474 is component NAND3 port (x1,x2,x3 : in bit; y : out bit); for all: NAND3 use entity work.nand3(dataflow); signal s1,s2,s3,s4,s5,s6,z,zn : bit; u1: NAND3 port map (s3,sn,s2,s1);

6 u2: NAND3 port map (D,Rn,s4,s2); u3: NAND3 port map (Rn,s1,C,s3); u4: NAND3 port map (s3,s2,c,s3); u5: NAND3 port map (Sn,s3,zn,z); u6: NAND3 port map (z,s4,rn,zn); Q <= z; Qn <= zn; End structure; entity NAND2 is port (x1,x2 : in bit; y : out bit); end NAND2; architecture dataflow of NAND2 is y <= not(x1 and x2) after 2ns; entity NOT1 is port (x : in bit; y : out bit); end NOT1; architecture dataflow of NOT1 is y <= not(x) after 2ns; entity SN7472 is port (Sn, J, C, K, Rn : in bit; Q, Qn : out bit); end SN7472; -- Schaltung mit SN7472 architecture structure of SN7472 is component NAND3 port(x1,x2,x3 : in bit; y : out bit); component NAND2 port(x1,x2 : in bit; y : out bit); component NOT1 port(x : in bit; y : out bit); for all: NAND3 use entity work.nand3(dataflow); for all: NAND2 use entity work.nand2(dataflow); for all: NOT1 use entity work.not1(dataflow); signal s1,s2,s3,s4,s5,s6,s7,z,zn : bit; u1: NOT1 port map (c,s1); u2: NAND3 port map (zn,j,c,s2); u3: NAND3 port map (C,K,z,s3); u4: NAND3 port map (Sn,s2,s5,s4); u5: NAND3 port map (s4,s3,rn,s5); u6: NAND2 port map (s4,s1,s6); u7: NAND2 port map (s1,s5,s7); u8: NAND3 port map (Sn,s6,zn,z); u9; NAND3 port map (z,s7,rn,zn); Q <= z; Qn <= zn;

7 -- Schaltung mit D-Ausgang entity KOMB is port (Q, J, K, Qn : in bit; D : out bit); end KOMB; architecture structure of KOMB is component NAND2 port (x1, x2 : in bit; y : out bit); component NOT1 port (x : in bit; y : out bit); for all: NAND2 use entity work.nand2(dataflow); for all: NOT1 use entity work.not1(dataflow); signal s1, s2, s3 : bit; u1: NOT1 port map (K, s1); u2: NAND2 port map (Qn, J, s2); u3: NAND2 port map (s1, Q, s3); u4: NAND2 port map (s2, s3, D); Beide Schaltungen wurden erfolgreich realisiert und sind somit theoretisch getestet. Beim praktischen Versuch wurden die erwarteten Ergebnisse bestätigt und man stellt fest, dass beide Schaltungen die gleiche Funktionalität haben Vergleichen Sie die Funktion Setzen, Rücksetzen, Speichern und Toggeln so, dass die Informationseingänge J und K nur dann geändert werden, wenn der Master des JK-MS-FF gesperrt ist. Da vor dem Eingang des Taktes C ein Negator ist, ist der Master dann inaktiv, wenn der Slave-Flipflop aktiv ist. Das hat den Grund, das man genau weiß wenn der Master aktiv ist, sind die letzten Werte noch im Slave gespeichert und können in der Zeit der Masterberechnung noch von dahintergeschalteten Bauelementen verarbeitet werden. Genauso anders herum, während das Slave-FF die aktuellen Werte des Masters speichert, können die am Master-FF eingestellten Eingangswerte bereits wieder verändert werden, ohne das diese Auswirkungen auf den Slave-FF haben, weil der Master-FF inaktiv ist. Alle beide Realisierungen zeigten dieses Verhalten Beaufschlagen Sie beide Flip-Flops mit der angegebenen Testfolge. Die beiden Flip-Flops reagieren im Unterschied zu Aufgabe nicht auf gleiche Weise. Wie reagieren sie und warum unterschiedlich? Durch den schon benannten vorgeschalteten Negator beim Takt C (JK-MS-FF) ergibt sich, dass sich dort bei einem Takt schon ein Wert befindet und dieser in J gespeichert wird. Wenn dann der Takt auf aktiv geschaltet so wird dieser gespeicherte Wert im den Slave-FF übernommen und gespeichert. Bei dem JK beschaltetem D-FF passiert das nicht, sondern übernimmt den Wert erst, wenn der Takt von LOW auf HIGH geht. Das ist aber nur ein zeitverzögertes Problem und verfälscht nicht das Ergebnis, da das erst dann passiert, wenn J wieder LOW ist.