Inhaltsverzeichnis.

Transkript

1 1 Einleitung und Übersicht Motivation Ziele und Organisation dieses Buches Syntaxnotation 6 2 Synthese einfacher Schaltnetze Entity, Architektur und Signale Deklaration und Verwendung lokaler Signale Richtungsmodi von Signalschnittstellen Deklaration von Bussignalen Simulation von VHDL-Entwürfen Schaltnetze mit Boole'schen Gleichungen Synthese selektiver und bedingter Signalzuweisungen Übungsaufgaben 24 3 Entwurf digitaler Funktionselemente mit Prozessen Prozesse Deklaration und Ausfuhrung von Prozessen Schaltnetze mit sequentiellen Anweisungen Die case-anweisung Die if-anweisung Schleifenkonstrukte for loop while loop Einfache Schaltwerke D-Flipflops und Register VHDL-Beschreibung mit Signalen Testbench zum D-Flipflop Entwurf von Registern Verwendung von Variablen in taktsynchronen Prozessen 48

2 VIII Johnson-Zähler mit Taktteiler Parametrisiertes Schieberegister Erzeugung von Latches Vermeidbare Synthesefehler Kombinatorische Schleifen Fehlverhalten durch unvollständige Empfindlichkeitslisten RTL-Syntheserichtlinien D-Flipflops und Register in getakteten Prozessen D-Latches und kombinatorische Logik VHDL-Testbenches Übungsaufgaben 68 4 Tri-State- und Don't-Care-Modellierung Die Datentypen std ulogic und std logic Realisierung von Tri-State-Ausgangsstufen Don't-Care-Werte als Ausgangssignal Don't-Care-Werte als Eingangssignal Konversion der Datentypen bit und bit vector Übungsaufgaben 90 5 Arithmetik und Synchronzähler Arithmetik-Operatoren und zugehörige Datentypen Komparator SN74xx Entwurf von Synchronzählern Arithmetik mit den Datentypen signed und unsigned Entwurf eines kombinierten Addierers / Subtrahieres Integer-Arithmetik Konversionsfunktionen und indizierter Zugriff auf Feldelemente Arithmetik mit Synopys Bibliotheken Hinweise zur Verwendung der Datentypen Übungsaufgaben Entwurf von Zustandsautomaten Automatenvarianten Moore-Automat für eine Impulsfolgenerkennung Entwurfsbeispiel für einen Mealy-Automaten 126

3 IX 6.4 VHDL-Syntaxvarianten Die Zwei-Prozess-Darstellung Die Mehr-Prozess-Darstellung Schnittstellensynchronisation Maßnahmen zur Taktfrequenzerhöhung Maßnahme zur Reduzierung der Latenzzeit Die Ein-Prozess-Darstellung Vergleich der Syntaxvarianten Zustandscodierung Strategien der Zustandscodierung Umsetzung der Zustandscodierung in VHDL Auswirkungen der Zustandscodierung auf die Syntheseergebnisse Übungsaufgaben Struktureller VHDL-Entwurf Ziele und Methoden der Systempartitionierung Struktureller Entwurf mit Komponenten Struktureller Entwurf eines 4 zu 2 Prioritätsencoders Komponentendeklaration Komponenteninstanziierung und port map-anweisung Konfiguration zur Auswahl von Modellarchitekturen Modellparametrisierung Iterative Instanziierung Entwurf einer skalierbaren Addier/Subtrahier-Einheit Kopplung von Signalen in strukturellen VHDL-Beschreibungen Strukturierung mit Unterprogrammen Lokale Prozeduren und Funktionen Definition und Einsatz von packages Herstellerspezifische Komponenten und Komponentengeneratoren Instanziierung von RAM- und ROM-Zellen mit Prozessen Komponentengeneratoren Unterstützung durch Synthesewerkzeuge Übungsaufgaben 200

4 X 8 Entwurf eines RISC-Prozessors Spezifikation der Prozessorfiinktionen Das Programmiermodell Der Instruktionssatz Instruktionsformate Prozessorarchitektur und -Programmierung VHDL-Realisierung Registerfile Instruktions- und Datenspeicher Instruction Fetch (IF) Instruction Decode (ID) Execute (EX) Memory Access (MEM) Top-Level-Architektur des RISC-Prozessors Einfache Testbench für den RISC-Prozessor Entwurfsverifikation Vermeidung von RW-Hazards Vermeidung von C-Hazards Speichern und Lesen des Datenspeichers FPGA-Implementierung Modellierung digitaler Filter FIR-Filter Parallele FIR-Filterstrukturen Zahlendarstellung im Q-Format Addition mit vorzeichenrichtiger Erweiterung der Summanden Binäre Multiplikation Filterskalierung und Beispielfilter VHDL-Modelle paralleler FIR-Filterstrukturen Kopplung von unterschiedlichen Taktbereichen Basismodell der Direktform Direktform mit symmetrisch balanciertem Addiererbaum Direktform mit unsymmetrisch balanciertem Addiererbaum Linear-Phasen-Struktur Transponierte Form mit reduzierter Anzahl der Multiplizierer 289

5 XI Systolische FIR Filter Vergleich der Implementierungsergebnisse und Timinganalysen Sequentielle FIR-Struktur mit MAC-Einheit Multiplizierer-Akkumulatoreinheit Ringpuffer für die Abtastwerte Koeffizienten-ROM Sequenzsteuerung mit einem Zustandsautomaten Simulations- und Syntheseergebnisse Taktschemata der Filterdatenpfade Audiodatenrate Hohe Datenraten IIR-Filter Koeffizientenberechnung und Beispielfilter Parallele Strukturen für IIR-Filter 2. Ordnung VHDL-Modelle für Varianten der Direktform II Transponierte Struktur der Direktform II Modifizierte Direktform II Implementierungsergebnisse und Timinganalyse Sinusgenerator als synthesefähige Testbench Entwurfsschritte für IIR-Filter FPGA-Entwurf mit Simulink Zustandsdifferenzengleichungen für Beobachter Zeitinvariante und lineare Systeme Zeitliche Diskretisierung VHDL-Modell für die Zustandsdifferenzengleichungen Numerische Integration von gekoppelten Differentialgleichungen Rechteck- und Trapezintegration VHDL-Modell der kombinierten numerischen Integration Prozessorelement mit Mehrzyklus-Datenpfad Algorithmisches Zustandsdiagramm Datenpfad mit Mehrfach-Ressourcennutzung VHDL-Modellierung des Prozessorelementes 388

6 XII 10.3 Vergleich der Implementierungsergebnisse Nichtlineare, gekoppelte Integralgleichungen Odometrie mit einem Einspur-Fahrzeugmodell VHDL-Modell des nichtlinearen Doppelintegrators Anhang VHDL-Codierungsempfehlungen Checkliste zum VHDL-basierten Entwurf digitaler Systeme Liste der VHDL-Schlüsselworte Lösungen zu den Übungsaufgaben Lösungen zu den Aufgaben in Kap Lösungen zu den Aufgaben in Kap Lösungen zu den Aufgaben in Kap Lösungen zu den Aufgaben in Kap Lösungen zu den Aufgaben in Kap Lösungen zu den Aufgaben in Kap VHDL-Syntaxübersicht und Bibliotheken Literaturverzeichnis Sachregister 473