Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign"

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1 Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign" 1 Einführung VHDL Grundlagen Allgemeines Aufbau eines VHDL-Modells VHDL Design-Einheiten Überblick Programmerstellung Entity und Architecture Entity-Deklaration Architecture-Deklaration Elementare Sprachelemente Kommentare Bezeichner Erweiterte Bezeichner Reserved Words VHDL Objekte Konstanten Variablen Signale Dateien Vereinbarung von Integer- und Gleitkommatypen Vereinbarung von Aufzählungstypen Physikalische Datentypen Untertypen Vereinbarung konstanter Werte/Zahlen Felder Aggregate Alias Attribute Verbunde Zeigertyp Operatoren IEEE-Datentypen Verhaltensbeschreibung mit nebenläufigen Anweisungen Einfache nebenläufige Signalzuweisung <= Verzögerungsmodelle Bedingte Signalzuweisung (when-else) Selektive Signalzuweisung (with-select-when)

2 Prozesse Exkurs Simulation Verhaltensbeschreibung mit sequenziellen Anweisungen Sequenzielle Signalzuweisung Variablenzuweisung if-then-elsif/else Anweiung case-when Anweisung Schleifen next - und exit Anweisung Strukturierung von Entwürfen in VHDL Unterprogramme Funktionsdeklaration/-definition Aufruf von Unterprogrammen Prozedurdeklaration/-definition Überladung von Unterprogrammen Packages Blöcke Komponentendeklaration Komponenteninstanziierung Mehrfachinstanziierung mit generate Konfiguration Konfiguration bei Verhaltensmodellen Konfiguration bei Strukturmodellen Testbench Prinzipieller Aufbau einer VHDL-Testbench assert- und report-anweisung Einfache Erzeugung von Stimuli-Signalen Anmerkungen zu Ereignislisten Gültigkeit und Sichtbarkeit VHDL an Beispielen: Kombinatorische Logik Einführung Arithmetische Schaltnetze Addierer Halbaddierer Volladdierer Ripple Carry Adder Verhaltensbeschreibung eines N-Bit-Addierers in VHDL Carry Lookahead Adder Für XILINX FPGAs optimierte Addierer Testbench für einen n-bit-addierer Exkurs: File-I/O

3 Multiplizierer Array-Multiplizierer Verhaltensbeschreibung eines Multiplizierers in VHDL Wallace-Tree-Multiplizierer Multiplizierer in XILINX FPGAs Dividierer Restaurierende Division Nichtrestaurierende Division Dividierer für XILINX FPGAs Komparatoren Parity Generator/Checker Multiplexer Codeumsetzer Decoder Encoder Effekt von don't cares Fallbeispiel: ALU-Entwurf VHDL an Beispielen: Sequenzielle Logik Einführung Latches RS-Latch(NOR) D-Latch Flip-Flops Taktflankentriggerung in VHDL D-FF JK-FF Anmerkung: Qualified Expression T-FF Logik- und Timing-Checks Multibit- und Schieberegister Register Schieberegister Entwurf von Zählern in VHDL Entwurf eines BCD-Dekadenzählers Zähler-Testbench Entwurf eines Modulo 5 Up/Down Gray-Code-Zählers Entwurf großer Zähler Schieberegisterzähler in VHDL Ripple-Counter in VHDL Entwurf synchroner Automaten

4 5.1 Einführung Definitionen und Automatentypen Automatenbeschreibung in VHDL VHDL-Vorlage - Ein-Prozeßmodell VHDL-Vorlage - Zwei-Prozeßmodell VHDL-Vorlage - Drei-Prozeßmodell Schritte für den Entwurf eines Automaten in VHDL Zustandscodierung Version 1: Codierung dem Synthesewerkzeug überlassen Version 2: Explizite Codierung (ENUM_ENCODING) Version 3: Explizite Codierung (Konstantendefinition) Auslesen der Übergangsfunktionen direkt aus dem Zustandsdiagramm Zustandsminimierung Implikationstabelle nach Paull & Unger Zustandsminimierung für unvollständig spezifizierte Automaten Serielle Arithmetik Serieller Addierer Serieller Multiplizierer Serieller Dividierer Äquivalenz von Mealy- und Moore-Automaten Umwandlung von Moore nach Mealy Umwandlung von Mealy nach Moore Zeitliches Verhalten synchroner Automaten Vergleich von Mealy und Moore Ausgangsregister Probleme mit asynchronen Eingangssignalen Asynchrone Eingangssignale und Metastabilität Fangschaltung für kurze Impulse Schaltung zur Detektion von Impulsflanken Maximale Taktfrequenz bei synchronen Automaten Kritischer Pfad bei gekoppelten Automaten Kombinatorische Schleifen bei rückgekoppelten Automaten Timing Constraints Komplexe synchrone Systeme Einführung Grundregeln für synchrone Designs Entwurfsmethodik Das V-Modell Kriterien/Regeln für eine Zerlegung in Module Steuer- und Datenpfad

5 Beispiel 1: Programmierbarer Pulsgenerator Beispiel 2: Programmierbarer Controller "Knirps" Komponenten komplexer Systeme Verbindung interner Komponenten Verbindung interner und externer Komponenten (µp-interface) On-Chip Taktverteilung Design Reuse Arten von Makros Komponentengenerator Netzlistenformate EDIF SDF VITAL