4 Entwurf eines Prozessorelementes

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1 4 Entwurf eines Prozessorelementes In diesem Kapitel werden die Prinzipien des Entwurfs eines Prozessorelementes vorgestellt: Spezialprozessor, dessen Funktion unabhängig von einem Programm fest verdrahtet ist. An Hand eines Spezialprozessors werden die folgenden Techniken dargestellt: Entwurf geeigneter ASM-Charts Gemeinsame Nutzung von Hardware Funktionseinheiten (Ressource Sharing) Gemeinsame Register- / Speicher-Nutzung (Register Sharing) Gemeinsame Nutzung von Verdrahtungsressourcen ( Bus Sharing) Pipelining des Datenpfads bei unbegrenzten Hardware-Ressourcen für die ALU 4-1

2 4.1 Entwurf eines Spezialprozessors für ein Instrumentenlandesystem (ILS) Der Abstand c eines Flugzeugs zum Landepunkt soll kontinuierlich berechnet werden. Er ergibt sich aus der Entfernung a zum Landepunkt sowie der Flughöhe b. Beide Signale werden vom Flugplatz ausgesendet: Die Entfernung a wird von einem Gleitwegsender empfangen. Die Flughöhe b bestimmt ein Landekurssender. Der Spezialprozessor hat die Aufgabe die Quadratwurzel zu berechnen, wobei diese genähert werden kann: a b c c= b a² + b² max((0.875 x+ 0.5 y), x) wobei: x = max( a, b ) und y = min( a, b ) c = a² + b² a 4-2

3 4.1.1 ASM-Diagramm für den ILS-Prozessor Der Prozessor wird in Daten- und Steuerpfad partitioniert. Die Berechnung beginnt bei Start='1'. Nach der Beendigung der Berechnung wird im Zustandsautomaten Done='1' gesetzt. Im Datenpfad werden die Signalwerte a und b über die Start Done Control In 1 In 2 Outsig Ganzzahlwerte In 1 und In 2 eingelesen und das Rechenergebnis c wird über Outsig ausgegeben. Da der Algorithmus auf Zwischenergebnisse zurück greift, erfolgt die Berechnung in mehreren Takten, wobei die Zwischenergebnisse in Registern stehen. Die einzelnen Steuersignale für den Datenpfad werden im Zustandsautomaten generiert. Im Datenpfad sollen Standardkomponenten für add, sub, min, max verwendet werden. 4-3

4 Hinweise zum Algorithmus: Die Multiplikation mit 0.5 erfolgt durch Rechtsschieben (Symbol: y>>1) Die Multiplikation eines Arguments mit erfolgt durch Rechtsschieben (Symbol x>>3) mit nachfolgender Subtraktion vom ursprünglichen Argument (0.875x = x x) ASM-Diagramm S 0 S 1 S 2 S 3 a=in 1 b=in 2 Start 1 t 1 = t 2 = x= y= t 3 = t 4 = 0 S 7 S 6 S 5 S 4 Done='1' Outsig=t 7 t 7 = t 6 = t 5 = Unter Berücksichtigung der Parallelisierbarkeit arithmetischer Operationen erhält man für das ASM- Diagramm 8 Zustände. 4-4

5 4.1.2 Gemeinsame Nutzung von Hardware Funktionseinheiten (Ressource Sharing) In einer Tabelle wird der Bedarf an Hardware-Funktionseinheiten während der verschiedenen Takte festgehalten. Um den Hardwareaufwand zu reduzieren, werden die gleichen Ressourcen zu verschiedenen Zeitpunkten von unterschiedlichen Operanden genutzt. abs min max >> - + Anzahl der Operationen S 1 S 2 S 3 S 4 S 5 S 6 S 7 Anzahl der Einheiten Maximale Das taktabhängige Umschalten der Operanden erfolgt entweder durch Multiplexer oder durch Tri-State Treiber an einem Bus. 4-5

6 Vereinfachtes ASM-Diagramm Da die Schiebeoperationen letztlich nur eine geänderte Bitzuordnung sind, lassen sie sich zusammen mit einer anderen arithmetischen Operation im gleichen Takt ausführen. Dadurch können die Takte S 2 und S 3 zusammengefasst werden! Schieberegister >>3: S 0 S 1 S 2 a=in 1 b=in 2 0 Start 1 t 1 = t 2 = x = t 3 = t 4 = S 6 S 5 S 4 S 3 Done='1' Outsig=t 7 t 7 = t 6 = t 5 = 4-6

7 4.1.3 Gemeinsame Register- / Speicher-Nutzung (Register Sharing) Nicht alle Zwischensignale müssen in einem eigenen Register abgelegt werden. Abhängig von der Nutzungsdauer können verschiedene Zwischensignale in einem Register abgelegt werden. Im Zustandsautomaten wird festgelegt, welche Operationen in den verschiedenen Takten mit den Registerwerten durchgeführt werden sollen. In einer Tabelle wird die Lebensdauer der Zwischensignalwerte dargestellt. Dabei werden alle die Takte gekennzeichnet, in denen das Zwischensignal noch benötigt wird. Begonnen wird dem Takt, der auf die Abspeicherung im Zwischenregister folgt. Unter Berücksichtigung der erforderlichen Lebensdauer der Zwischensignale werden diese anschließend Registern so zugeordnet, dass möglichst wenige Register benötigt werden. R1 = [a,,, ]; R2 = [b,,,, ] R3 = [ ] a b t 1 t 2 x t 3 t 4 t 5 t 6 t 7 S 1 S 2 S 3 S 4 S 5 S 6 4-7

8 4.1.4 Gemeinsame Nutzung von Verdrahtungsressourcen (Bus Sharing) Die Verdrahtungsressourcen können minimiert werden, wenn die arithmetischen Funktionseinheiten und Register über Busse miteinander verbunden sind. Das Steuerwerk sorgt dafür, dass abhängig vom aktuellen Takt auf dem Bus maximal ein Treiber aktiv wird (Tri-State- oder Multiplexer-Lösung). S 0 S 1 S 2 S 3 S 4 S 5 S 6 Bus 1 a:q t 1 :Q x:q t 4 :Q x:q t 7 :Q Bus 2 b:q t 2 :Q t 3 :Q t 5 :Q t 6 :Q Bus 3 a:z t 1 :Z x:z t 7 :Z Bus 4 b:z t 2 :Z t 3 :Z t 5 :Z t 6 :Z Bus 5 t 4 :Z Operationen abs abs max >>3 min >>1 - + max 4-8

9 In einer Tabelle wird festgelegt, welche Signalwerte als Quelle (Q) in welchem Takt auf welchen Bus gelegt werden und über welchen Bus das Zielregister erreicht wird. Die Tabelle enthält auch die während des Taktes auszuführenden Operationen. Bei einer derartigen Lösung sollten die arithmetischen Funktionseinheiten jeweils mehrere Operationen ausführen können, die ebenfalls vom Steuerwerk ausgewählt werden. Es werden zwei Funktionseinheiten benötigt: AU1: [abs / max] AU2: [abs / min / - / +] Es wird mit 8-Bit breiten externen Signalen In 1 und In 2 gerechnet. Intern wird mit 11 Bit gerechnet, die unteren 3 Bitstellen stellen den nicht ganzzahligen Teil der Zahl dar. Das Ergebnis Outsig ist 8 Bit breit. 4-9

10 Blockschaltplan des Datenpfads In 1 In 2 R 1 R 2 R 3 Bus 1 Bus 2 [abs/max] [abs/min/-/+] >>3 >>1 Bus 3 Bus 4 Outsig Bus

11 Rechenbeispiele für den ILS-Prozessor / Vorbereitung einer Testbench Berechnung von SQRT(3²+4²) Berechnung von SQRT(3²+7²) Zustand Reg. Signalvariable S0 In 1 In 2 S1 R1 t 1 R2 t 2 S2 R1 x R2 t 3 R3 t 4 Dez. Binär Hex C S3 R2 t C S4 R2 t S5 R1 t S6 Outsig Zustand Reg. Signalvariable S0 In 1 In 2 S1 R1 R2 t 1 t 2 S2 R1 R2 R3 x t 3 t 4 S3 R2 t 5 S4 R2 t 6 S5 R1 t 7 S6 Outsig Dez. Binär Hex 4-11

12 4.1.5 VHDL-Entwurf des ILS-Prozessors Entwurfshinweise: Im VHDL-Code werden Steuer und Datenpfad unterschieden. Die Register müssen einen Freigabeeingang besitzen, da z.b. auf dem Bus 1 während der unterschiedlichen Takte unterschiedliche Signale liegen, der Registerwert (z.b. in S 3 ) jedoch nicht überschrieben werden darf. Die Buszugriffe werden durch Tri-State Treiber gesteuert. Die beiden Recheneinheiten AU1 und AU2 stellen Schaltnetze (kombinatorische Logik) dar, deren Funktion durch einen OPCODE bestimmt wird. Die Kommunikation des Steuerwerks mit dem Datenpfad erfolgt über den Steuersignalvektor CTRL_BUS, in dem alle Freigabesignale für die Register und Tri-State Treiber befinden. Zur besseren Lesbarkeit des Quellcodes werden die Signale als alias deklariert. Alle Hardwarefunktionen werden als individuelle Prozesse formuliert. 4-12

13 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity ILS_PROZ is port( CLK, RESET, START : in bit; IN1, IN2: in std_logic_vector(7 downto 0); OUTSIG: out std_logic_vector(7 downto 0); DONE: out bit); end ILS_PROZ; architecture VERHALTEN of ILS_PROZ is type STATE_TYPE is (S0, S1, S2, S3, S4, S5, S6); --Zustandssignale signal STATE, NEXT_STATE: STATE_TYPE; type OP_TYPE is (ABSOP, MAXOP, MINOP, ADDOP, SUBOP, NULLOP); --Steuersignale signal OPCODE1, OPCODE2: OP_TYPE; signal CTRL_BUS: bit_vector(11 downto 0); --Steuerbus alias R1_BUS1_EN : bit is CTRL_BUS(0); --Alias-Deklarationen alias R2_BUS2_EN : bit is CTRL_BUS(1); alias R3_BUS1_EN : bit is CTRL_BUS(2); alias AU1_BUS3_EN : bit is CTRL_BUS(3); alias AU1X_BUS4_EN : bit is CTRL_BUS(4); alias IN1_BUS3_EN : bit is CTRL_BUS(5); alias AU2_BUS4_EN : bit is CTRL_BUS(6); alias IN2_BUS4_EN : bit is CTRL_BUS(7); 4-13

14 alias OUT_EN : bit is CTRL_BUS(8); alias R1_EN : bit is CTRL_BUS(9); alias R2_EN : bit is CTRL_BUS(10); alias R3_EN : bit is CTRL_BUS(11); signal R1, R2, R3, AU1, AU1X, AU2: std_logic_vector(10 downto 0); --Datenpfadsig. signal BUS1, BUS2, BUS3, BUS4, BUS5: std_logic_vector(10 downto 0); begin Steuerpfad REG: process(clk, RESET) begin if RESET = '1' then STATE <= S0 after 10 ns; elsif CLK='1' and CLK'event then STATE <= NEXT_STATE after 10 ns; end if; end process REG; FSM_TRANS: process(state, CTRL_BUS, START) begin CTRL_BUS <= (others=>'0') after 10 ns; -- Default Steuersignale OPCODE1 <= NULLOP after 10 ns; OPCODE2 <= NULLOP after 10 ns; DONE <= '0' after 10 ns; NEXT_STATE <= S0 after 10 ns; -- Default Folgezustand 4-14

15 case STATE is when S0 => IN1_BUS3_EN <= '1' after 10 ns; IN2_BUS4_EN <= '1' after 10 ns; R1_EN <= '1' after 10 ns; R2_EN <= '1' after 10 ns; if START='1' then NEXT_STATE <= S0 after 10 ns; else NEXT_STATE <= S1 after 10 ns; end if; when S1 => R1_BUS1_EN <= '1' after 10 ns; R2_BUS2_EN <= '1' after 10 ns; OPCODE1 <= ABSOP after 10 ns; OPCODE2 <= ABSOP after 10 ns; AU1_BUS3_EN <='1' after 10 ns; AU2_BUS4_EN <='1' after 10 ns; R1_EN <= '1' after 10 ns; R2_EN <= '1' after 10 ns; NEXT_STATE <= S2 after 10 ns; end case; end process FSM_TRANS; 4-15

16 Datenpfadprozesse R1P: process(clk, RESET) -- Register mit Freigabeeingang begin if RESET='1' then R1 <= (others=>'0') after 10 ns; elsif CLK='1' and CLK'event then if R1_EN='1' then R1 <= BUS3 after 10 ns; end if; end if; end process R1P; R2P: process(clk, RESET)... R3P: process(clk, RESET)... AU1P: process(bus1, BUS2, OPCODE1) -- Arithmetische Einheit 1 variable TEMP: std_logic_vector(10 downto 0); begin case OPCODE1 is when ABSOP => TEMP := abs(bus1); when MAXOP => if BUS1 > BUS2 then TEMP := BUS1; else TEMP:= BUS2; end if; when others => TEMP:= (others=>'-'); -- Vermeidung von Latches end case; 4-16

17 AU1 <= TEMP after 10 ns; AU1X <= "000" & TEMP(10 downto 3) after 10 ns; end process AU1P; AU2P: process(bus1, BUS2, OPCODE2) -- Arithmetische Einheit 2 variable TEMP: std_logic_vector(10 downto 0); begin case OPCODE2 is when ABSOP => TEMP := abs(bus2); when MINOP => if BUS1 < BUS2 then TEMP := BUS1; else TEMP:= BUS2; end if; when ADDOP => TEMP:= BUS1 + BUS2; when SUBOP => TEMP:= BUS1 - BUS2; when others => TEMP:=(others=>'-'); -- Vermeidung von Latches end case; AU2 <= TEMP after 10 ns; BUS5 <= "0" & TEMP(10 downto 1) after 10 ns; end process AU2P; -- Fuer Synthese kein Alias in der Sens.Liste, ausserdem kein indiziertes Signal!!! BUS1P:process(R1, R3, CTRL_BUS) -- Buszugriffe auf BUS1 variable TEMP: bit_vector(1 downto 0); begin TEMP := (R1_BUS1_EN, R3_BUS1_EN); case TEMP is when "10" => BUS1 <= R1 after 5 ns; 4-17

18 when "01" => BUS1 <= R3 after 5 ns; when others => BUS1 <= (others=>'z') after 5 ns; end case; end process BUS1P; BUS2P:process(R2, CTRL_BUS) begin if R2_BUS2_EN ='1' then BUS2 <= R2 after 5 ns; else BUS2 <= (others=>'z') after 5 ns; end if; end process BUS2P; BUS3P:process(AU1, IN1, CTRL_BUS)... BUS4P:process(AU1X, AU2, IN2, CTRL_BUS)... OUTP: process(bus1, CTRL_BUS) begin if OUT_EN='1' then OUTSIG <= BUS1(10 downto 3) after 10 ns; else OUTSIG <= (others=>'z') after 5 ns; end if; end process OUTP; end VERHALTEN; 4-18

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