Name: DT2 Klausur Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden.

Transkript

1 Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 90 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist die Nutzung fremder Hilfsmittel, sowie die gemeinsame Nutzung von Hilfsmitteln. Der Lösungsweg muss klar ersichtlich und eindeutig nachvollziehbar sein. Eine gut dokumentierte Lösung erlaubt es, auch Teilschritte zu bewerten. Jede Aufgabe hat einen Bewertungsrahmen, für den Sie in Klammern[] die maximal erreichbare Punktzahl ersehen. Wo nicht anders erwähnt, lässt sich jede Teilaufgabe unabhängig lösen. Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden

2 Aufgabe 1 RTL und Zustands- Diagramm Erkennen [ = 16 Punkte]. (a) Analysieren Sie den unteren Code und zeichnen Sie das entsprechende RTL Diagramm mit allen Signalnamen und Angaben der Busbreiten. [3] (b) Zeichnen Sie das Zustandsdiagramm mit allen Zustandsnamen, Zustandsbedingungen und Ausgangszuweisungen. [4] (c) Welchen Typ von Automaten beschreibt dieser Code? Wäre es möglich die gleiche Funktion mit einem anderen Typ von Automaten zu implementieren? Begründen Sie Ihre Antwort. [2] (d) Welche Prozesse muss man ändern, um einem asynchronen Reset zu bekommen? Identifizieren Sie die Prozesse und umschreiben Sie nur die notwendigen Teile. [3] (e) Wozu dient der Befehl when others im Prozess state_encode? In welchem Fall ist dieser Befehl unbedingt nötig? [2] (f) Wie viele Flip-Flops werden durch die Synthese dieses Codes erzeugt? Begründen Sie Ihre Antwort. [2] - 2 -

3 library ieee; use ieee.std_logic_1164.all; entity test_state is port ( clk : in std_logic; reset_n : in std_logic; con1, con2, con3 : in std_logic; out1, out2 : out std_logic ); end test_state; architecture rtl of test_state is type state_type is (s0, s1, s2, s3); signal state, next_state : state_type; begin -- rtl state_encode : process ( state, con1, con2, con3 ) begin -- Default Statement next_state <= s1; case state is when s0 => next_state <= s1; when s1 => if ( con1 = '1' ) then next_state <= s2; else next_state <= s1; end if; when s2 => next_state <= s3; when s3 => if ( con2 = '0' ) then next_state <= s3; elsif ( con3 = '0' ) then next_state <= s2; else next_state <= s0; end if; when others => next_state <= s1; end case; end process state_encode; state_register : process ( reset_n, clk ) begin if ( reset = '0' ) then state <= s0; elsif ( clk'event and clk = '1' ) then state <= next_state; end if; end process state_register; state_decode : process ( state, con1, con2, con3 ) begin case state is when s0 => out1 <= '0'; out2 <= '0'; when s1 => out1 <= '1'; out2 <= '0'; when s2 => out1 <= '0'; out2 <= '1'; when s3 => if ( con2 = '0' ) then out1 <= '0'; out2 <= '0'; elsif ( con3 = '0' ) then out1 <= '0'; out2 <= '1'; else out1 <= '1'; out2 <= '1'; end if; end case; end process state_decode; end rtl; - 3 -

4 Aufgabe 2 VHDL Code schreiben [6 Punkte] Beschreiben sie nur den VHDL Process einer Logik gemäss der unten stehenden Wahrheitstabelle. Der Code muss synthetisierbar sein. Achten sie auf die Vollständigkeit des Prozesses. Es soll eine kombinatorische Logik ohne Speicher entstehen. EIN Gray AUS 0x0 0 0x0 0x1 0 0x1 0x2 0 0x2 0x3 0 0x3 0x0 1 0x0 0x1 1 0x1 0x2 1 0x3 0x3 1 0x2 EIN Gray AUS Folgende Signale sind vorausgesetzt: Signal EIN: std_logic_vector (2 downto 0) Signal AUS: std_logic_vector (2 downto 0) Signal GRAY: std_logic - 4 -

5 Aufgabe 3 Synthese von VHDL Code [4+5+2 = 11 Punkte] Gegeben ist der folgende VHDL Code: proc : PROCESS( ) BEGIN IF in_1 = '1' AND in_2 = '1' THEN out_1 <= '1'; ELSIF in_3 = '1' THEN out_1 <= '0'; ELSE out_1 <= in_4; END IF; END PROCESS proc; (a) Zeichnen Sie die Wahrheitstabelle des VHDL Codes Hinweis: Benutzen sie dabei don t cares [4] Eingänge Ausgang in_4 in_3 in_1 AND in_2 out_1 (b) Zeichnen Sie von der Logik ein RTL Diagramm mit Multiplexern. [5] ( c ) Welche Signale gehören auf die Sensitivity Liste des VHDL codes?[2] - 5 -

6 Aufgabe 4 CPLD Timing [ = 11 Punkte] Es wird ein D-FF und ein Decoder, bestehend aus rein kombinatorischer Logik, gemäss Abbildung an ein CPLD angeschlossen. Das Taktsignal gelangt zu CPLD und D-Flip-Flop völlig ohne Skew. Aus den Datenblättern der Komponenten ergeben sich die folgenden Werte: Bauteil Parameter Zeitbeziehung ns t FF_CLKQ CLK zu Q 5 Flip_Flop T FF_SU Setup CLK zu D 7 T FF_H Hold CLK zu D 0 Decoder T Del Verzögerung FF_OUT zu CPLD_IN 10 Nach der CPLD Synthese ergeben sich die folgenden Werte: Parameter Zeitbeziehung T CPLD_CO CPLD CLK zu Data output 15 ns T CPLD_SU CPLD input Setup (Setup-CPLD-Logik + Setup-CPLD-FF) 8 ns T CPLD_FMAX Max. Taktfreq. CPLD 60 MHz (a) Die Schaltung soll mit einer maximalen Taktfrequenz von 50MHz betrieben werden. Kann diese Frequenz unter den gegebenen Umständen eingehalten werden? Die Berechnung mit Herleitung der Gleichungen muss ersichtlich sein. [5] (b) Wie gross ist die Verfügbare Setup Zeit für das CPLD bei einer Taktfrequenz von 20MHz? Wird die geforderte Set Up Zeit eingehalten? Die Berechnung mit Herleitung der Gleichung muss ersichtlich sein. [3] (c) Wie gross ist die Verfügbare Setup Zeit für das D-Flip-Flop bei einer Taktfrequnz von 20MHz? Wird die geforderte Set Up Zeit eingehalten? Die Berechnung mit Herleitung der Gleichung muss ersichtlich sein. [3] - 6 -

7 Aufgabe 5 Parallel to Serial Schnittstelle (P2S) [ = 16 Punkte] Der Block P2S beinhaltet zwei Einheiten, Device-1 und Device-2, die Parallel zu Seriell Schnittstelle implementieren. Die Eingangssignale enable1 und enable2 wählen welche Einheit (Device-1 oder Device-2) aktiviert wird. Zu jedem Zeitpunkt soll nur eine Einheit aktiviert sein. Die aktivierte Einheit lädt das parallele Eingangssignal data und schiebt es bei sout seriell hinaus (LSB zuerst). Während des Schiebens hält die Einheit das entsprechende Ausgangssignal swait auf 1. Die seriellen Ausgänge der beiden Einheiten werden durch ein oder Gatter zu einem einzelnen Ausgangssignal serialout kombiniert. Wenn eine Einheit nicht aktiv ist, soll sie das Ausgangssignal sout auf 0 setzen, so dass es kein Einfluss auf den Wert von serialout hat. P2S sout1 sout2 1 serialout reset clk Device-1 Device-2 swait2 enable1 enable2 swait1 data 8 Das Zeitverlaufsdiagramm unten zeigt das detaillierte Verhalten von P2S

8 (a) Der VHDL Code für die architecture von P2S soll hierarchisch aufgebaut werden (strukturelles VHDL). Beschreiben Sie mit Worten, was dieser Code (Top Level) beinhalten muss? [2] Hinweis: Nehmen Sie an, dass ein component Device zur Verfügung steht. Entwerfen Sie ein Konzept für das component Device. Die Funktionen Laden, Schieben, und swait Erzeugung können mit einem Schieberegister, einem Automaten und eventuell einem Zähler implementiert werden. (b) Zeichnen Sie ein Blockdiagramm für das component Device mit Angabe der Signalnamen und Busbreite. [4] (c) Zeichnen Sie nun das Zustandsdiagramm für den Automaten, mit Angabe der Zustandsnamen, Zustandsbedingungen und Ausgangszuweisungen. [4] (d) Das component Device beinhaltet ein Schieberegister. Zeichnen Sie das RTL Diagramm dieses Schieberegisters mit Angaben der Signalnamen und Busbreite. [3] (e) Schreiben Sie den VHDL code des kombinatorischen Prozesses für das Schieberegister. [3] - 8 -

9 Musterlösung Aufgabe 1 (a) test_state state con1 con2 con3 2 next_state D Q 2 out1 clock C R out2 reset_n (b) reset_n con2 & con3 S0 out1 <= 0 out2 <= 0!con1!con2 S3 con2 &!con3 S1 out1 <= con2 & con3 out2 <= con2 out1 <= 1 out2 <= 0 S2 con1 out1 <= 0 out2 <= 1 (c) A Mealy state machine, because some outputs are directly dependent on input values. We can only implement the same functionality with a Moore FSM if the con1, con2 and con3 signals are synchronous to clk (output of FFs triggered by clk). In this case we can change it into a Moore FSM by adding more states (split s3 into 3 states) to determine the output values directly from the state

10 (d) For syn reset change processes: state_encode : process (reset,state,con1,con2,con3) begin if (reset_n = 0 ) then state <= s0; else -- Default Statement + Case Statement as given state_register : process (clk) begin if ( clk'event and clk = '1' ) then state <= next_state; end if; end process state_register; (e) when others instruction should always be used to avoid that states which are not described cause an unpredictable behaviour. This code particularly would also work without it because: The number of states is a power of 2 and all of them described in the code; There is a default statement for the next_state which has same effect as when others. (f) 2 FFs are generated for the state signal via the state_register process. Aufgabe 2 VHDL code schreiben BEGIN logik : PROCESS(ein,gray) BEGIN case ein is WHEN "00" => aus <= "00"; WHEN "01" => aus <= "01"; WHEN "10" => IF gray = '0' THEN aus <= "10"; else aus <= "11"; END IF; WHEN "11" => IF gray = '0' THEN aus <= "11"; else aus <= "10"; END IF; WHEN OTHERS => aus <= "00"; end case; END PROCESS logik; END rtl; There are other possibilities with for example : case gray Je 1 Punkt pro richtige Ausgangszuweisung = 4 Punkte 1 Punkt wenn sensitivity Liste 1 Punkt wenn Ohthers ELSE oder default statement Total 6 Punkte

11 Aufgabe 3: Synthese von VHDL (a) Eingänge Ausgang in_4 in_3 in_1 AND in_2 out_1 x x 1 1 x Je Zeile 1 Punkt = 4 Punkte (b) Je Mux 1 Punkt, in3 1 Punkt, And 1 Punkt, in4 1 Punkt = 5 Punkte ( C ) In1, in2, in3, in4 Je ½ Punkt = 2 Punkte Aufgabe 4: CPLD Timing (a) Die Schaltung soll mit einer maximalen Taktfrequenz von 50MHz betrieben werden. Kann diese Frequenz unter den gegebenen Umständen eingehalten werden? Die Berechnung mit Herleitung der Gleichungen muss ersichtlich sein. [5] 2 Gleichungen, 2 Ergebnisse, 1 Nicht Eingehalten f MAX1 = 1/(t FF_CLKQ t DEL t CPLD_SU ) = 5 ns + 10ns + 8ns = 43 MHz f MAX2 = 1/(t CPLD_CO t FF_SU ) = 15 ns + 7ns = 45 MHz (b) Wie gross ist die Verfügbare Setup Zeit für das CPLD bei einer Taktfrequenz von 20MHz? Wird die geforderte Set Up Zeit eingehalten? Die Berechnung mit Herleitung der Gleichung muss ersichtlich sein. [3] 1 Gleichung, 1 Ergebniss, 1 Eingehalten t SU_CPLD = t period20 t FF_CLKQ t DEL = 50ns 5 ns 10ns = 35ns (c) Wie gross ist die Verfügbare Setup Zeit für das D-Flip-Flop bei einer Taktfrequenz von 20MHz? Wird die geforderte Set Up Zeit eingehalten? Die Berechnung mit Herleitung der Gleichung muss ersichtlich sein. [3] 1 Gleichung, 1 Ergebniss, 1 Eingehalten t SU_FF = t period20 t CPLD_CO t FF_SU = 50ns - 15 ns = 35ns

12 Aufgabe 5 (a) The hierarchical code fort he architecture of P2S has to contain: Declaration of the component Device ; 2 instantiations of the component Device : device-1 and device-2; a concurrent assignment (or a comb process) for the or gate which generates the output serialout. (b) Device enable FSM data loaddata shiftenable swait clk reset sout 8 Shiftregister (c) reset = 1 Enable = 0 Loaddata Shiftenable <= 0 idle Enable = 1 shift8 Loaddata <= 0 Shiftenable <= 0 load Loaddata <= 1 Shiftenable <= 1 shift3 Shift1 Shiftenable <= 1 Loaddata shift2 Shiftenable <= 1 Loaddata Shiftenable <= 1 Loaddata

13 (d) 8 shiftenable loaddata data next_shiftreg 8 D Q shiftreg x D-Flip-Flop (e) Shiftregister comb_shift : process (shiftreg,loaddata,data,shiftenable) begin -- Default Statement next_shiftreg <= shiftreg; if loaddata = '1' then next_shiftreg <= data; elsif shiftenable = '1' then next_shiftreg(7 downto 0) <= '0' & shiftreg(7 downto 1); end if; end process;