D.6 Versuchsreihe 6: Registersatz und Programmzähler

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1 D.6: Versuchsreihe 6: Registersatz und Programmzähler D D.6 Versuchsreihe 6: Registersatz und Programmzähler Abgabedatum: Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor abzuzeichnen) In der letzten Versuchsreihe wurde die ALU des Prozessors entworfen. In dieser Versuchsreihe soll der Registersatz und der Programmzähler in VHDL spezifiziert, validiert und synthetisiert werden. Registersatz Der Prozessor soll mit 32 Universalregistern ausgestattet werden, die Quell- und Zieloperanden für ALU-Befehle sowie Operanden für Sprung-, Unterprogrammund Datentransportbefehle speichern können. Da der Befehlssatz maximal zwei Quelloperanden und einen Zieloperanden vorsieht, sollen die Register wie in Abbildung D.1 zu einem Registersatz zusammengefasst werden, das zwei 32-Bit Worte als Ausgabe liefert und ein 32-Bit Wort als Eingabe akzeptiert. Um die Befehle LDIL und LDIH zu unterstützen, erlaubt der Registersatz, das obere und untere Halbwort der Register unabhängig voneinander zu laden. Tabelle D.1 zeigt die genaue Schnittstellendefinition. Abbildung D.1: Registersatz. Hardware-Praktikum 2010: Versuchsreihe 6 1

2 D D.6: Versuchsreihe 6: Registersatz und Programmzähler Aufgabe 1 Spezifizieren Sie den Registersatz in VHDL. Beachten Sie dabei, dass der Prozessor vollständig synchron entworfen werden soll, d. h. alle Speicherelemente sollen mit dem gleichen Takt betrieben werden und auf die positive Taktflanke triggern. Anschluss Richtung Typ Bedeutung D(31:0) Eingang STD_LOGIC_VECTOR Dateneingang des Registersatzes. A_D(4:0) Eingang STD_LOGIC_VECTOR Zieladresse für die Eingangsdaten D. A_Q0(4:0), A_Q1(4:0) Eingang STD_LOGIC_VECTOR Adressen für die Ausgangsdaten Q0 und Q1. HE Eingang STD_LOGIC High Enable: Bei HE = 1 wird das obere Halbwort am Dateneingang in den Registersatz geschrieben. R(31:16) D(31:16), wobei R das Zielregister mit Adresse A_D bezeichnet. LE Eingang STD_LOGIC Low Enable: Bei LE = 1 wird das untere Halbwort am Dateneingang in den Registersatz geschrieben. R(15:0) D(15:0), wobei R das Zielregister mit Adresse A_D bezeichnet. RES Eingang STD_LOGIC Reset. Bei RES = 1 werden alle Register auf Null gesetzt. CLK Eingang STD_LOGIC Takteingang Q0(31:0), Q1(31:0) Ausgang STD_LOGIC_VECTOR Datenausgänge Tabelle D.1: Schnittstelle des Registersatzes. Hinweise: Der Inhalt des Registersatzes lässt sich z.b. gut mit Hilfe eines Arrays (array (0 to 31) of STD_LOGIC_VECTOR(31 downto 0)) repräsentieren. Um flankengesteuertes Verhalten zu modellieren, wird in VHDL das Attribut event für Signale bereitgestellt. Abbildung D.2 zeigt als Beispiel die Beschreibung eines Flipflops, das bei positiver Taktflanke Daten übernimmt. Um eine effiziente Synthese zu ermöglichen, sollten Sie für die Registerauswahl bei Schreibzugriffen nicht die Funktion conv_integer, sondern eine case-anweisung verwenden (vgl. Abb. D.3). Sie benötigen mindestens zwei Prozesse, einen synchronen für das Schreiben in das Register und einen asynchronen für das Lesen. 2 Hardware-Praktikum 2010: Versuchsreihe 6

3 D.6: Versuchsreihe 6: Registersatz und Programmzähler D signal CLK, D, Q : STD_LOGIC; process ( CLK) begin if (CLK event and CLK = 1 ) then Q <= D; end if; end process; Abbildung D.2: Modellierung eines Flipflops in VHDL. if HE = 1 then case A_D is when " 00000" => regset (0) (31 downto 16) <= D(31 downto 16); when " 00001" => regset (1) (31 downto 16) <= D(31 downto 16); when others => null; end case; end if; Abbildung D.3: Beispiel für die Modellierung der Registerauswahl. Schreiben Sie eine VHDL Beschreibung des Registersatzes (reg.vhd). Achten Sie Versuch 2 darauf, dass Sie nicht aus Versehen eine vorhandene VHDL-Datei überschreiben. Fügen Sie Ihre Spezifikation des Registersatzes in die leere VHDL Beschreibung ein. Fügen Sie dem Protokoll einen Ausdruck der VHDL-Beschreibung bei. Hardware-Praktikum 2010: Versuchsreihe 6 3

4 D D.6: Versuchsreihe 6: Registersatz und Programmzähler Aufgabe 3 Überlegen Sie sich Kombinationen von Lese- und Schreiboperationen (mit Zufallsdaten, siehe Abbildung D.4), welche die Funktionalität des Registersatzes möglichst weitgehend abdecken (mit Begründung!). Das Taktsignal kann dabei wie in der Abbildung D.5 als zusätzlicher Prozess modelliert werden. -- To use the library, add the following line to the -- test bench: use hapra. rng_lib. all; -- A random variable is defined by a record ( type rand_var ) -- and must be initialized before use. There is a separate -- initialization function for each type of distribution. -- Example: Variable rgen : rand_var; rgen := init_uniform(0, 0, 0, , ); -- will initialize a uniform distributed variable with values -- between INTEGER FIRST and INTEGER LAST. The random variable ( real) -- is accessed by the. rnd member of the record: r := rgen. rnd; i := integer( rgen. rnd); -- r is a real -- i is an integer -- Generate a new number with the rand() function: rgen := rand( rgen); Abbildung D.4: Bibliotheksfunktionen zur Zufallsmustererzeugung. Zum automatischen Überprüfen von erwarteten Ausgaben durch die Testbench eignet sich der VHDL-Befehl assert <Bedingung>; Ist <Bedingung> nicht erfüllt, bricht der VHDL-Simulator mit einer aussagefähigen Fehlermeldung ab. Ein Teil Ihrer Testbench könnte somit wie in Abb. D.6 gezeigt aussehen. 4 Hardware-Praktikum 2010: Versuchsreihe 6

5 D.6: Versuchsreihe 6: Registersatz und Programmzähler D architecture TEST of reg_file_tb is signal clk: STD_LOGIC; constant period : time := 40 ns; begin generate_clk : process begin clk <= 0 ; wait for period / 2; clk <= 1 ; wait for period / 2; end process generate_clk; Abbildung D.5: Taktsignal für die Testbench. -- Steuerleitungen zuruecksetzen & Reset ueberpruefen wait until clk event and clk = 0 ; he <= 0 ; le <= 0 ; res <= 1 ; wait until clk event and clk = 0 ; res <= 0 ; for i in 0 to 31 loop a_q0 <= conv_std_logic_vector (i, 5); wait until clk event and clk = 0 ; assert q0 = 0; end loop; Abbildung D.6: Verwendung der assert-anweisung. Hardware-Praktikum 2010: Versuchsreihe 6 5

6 D D.6: Versuchsreihe 6: Registersatz und Programmzähler Versuch 4 Simulieren Sie die Testbench für den Registersatz und analysieren Sie die Simulationsergebnisse. Korrigieren Sie gegebenenfalls den Entwurf des Registersatzes und überprüfen Sie ihn erneut mit der Testbench. Protokollieren Sie Ihre Simulationsergebnisse (Timingdiagramm mit Erläuterung) und fügen Sie, falls Korrekturen notwendig waren, dem Protokoll die neue VHDL-Beschreibung des Registersatzes bei. Versuch 5 Synthetisieren Sie das Registersatz mit dem Programm XST. Erzeugen Sie einen Report über Area und Timing Ihres Entwurfs und geben Sie ihn mit dem Versuchsprotokoll ab. Achtung: Nicht alle Sprachkonstrukte, die für die Spezifikation benutzt werden können, lassen sich auch automatisch synthetisieren. Sollte die Synthese nicht möglich sein, so wird das entsprechende VHDL Sprachkonstrukt in einer Fehlermeldung angezeigt. In diesem Fall muss die VHDL Beschreibung modifiziert, neu simuliert und anschließend synthetisiert werden. Achten Sie beim Elaborieren darauf, dass außer den beabsichtigten 1024 Flipflops (32 Register à 32 Flipflops) keine weiteren Flipflops oder Latches erzeugt werden. Außerdem sollte der Flächenbedarf (Area) insgesamt nicht größer als ca Einheiten sein. Ansonsten kann es passieren, dass der gesamte Prozessor zu groß wird und am Ende nicht auf das FPGA geladen werden kann. Fragen Sie ggf. Ihren Tutor! 6 Hardware-Praktikum 2010: Versuchsreihe 6

7 D.6: Versuchsreihe 6: Registersatz und Programmzähler D Programmzähler Der Programmzähler (vergl. Abbildung D.7) arbeitet je nach Belegung des MODE- Signals als einfacher Inkrementierer oder übernimmt eine Sprungadresse aus dem Registersatz. Die genaue Schnittstellendefinition des Programmzählers ist in Tabelle D.2 aufgeführt. Abbildung D.7: Programmzähler. Spezifizieren Sie den Programmzähler in VHDL. Auch der Programmzähler soll Aufgabe 6 synchron entworfen werden, d. h. alle Speicherelemente werden mit dem gleichen Takt betrieben und sollen auf die positive Taktflanke triggern. Anschluss Richtung Typ Bedeutung REG_IN(31:0) Eingang STD_LOGIC_VECTOR Sprungadresse aus einem Universalregister MODE Eingang STD_LOGIC Betriebsart (bei MODE=1 Laden einer Sprungadresse, sonst Inkrementieren) ENABLE Eingang STD_LOGIC Enable-Signal. Nur bei ENABLE = 1 können Sprungadressen geladen oder der Programmzähler inkrementiert werden. CLK Eingang STD_LOGIC Takteingang RES Eingang STD_LOGIC Reset. Bei RES = 1 wird der Programmzähler neu initialisiert. PC_OUT(31:0) Ausgang STD_LOGIC_VECTOR Ausgabe des Programmzählers Tabelle D.2: Schnittstelle des Programmzählers. Erstellen Sie dazu eine VHDL-Testbench zur Überprüfung der Spezifikation, wel- Aufgabe 7 che die Funktionalität des Programmzählers möglichst weitgehend abdeckt (mit Begründung!). Hardware-Praktikum 2010: Versuchsreihe 6 7

8 D D.6: Versuchsreihe 6: Registersatz und Programmzähler Versuch 8 Simulieren Sie die Testbench für den Programmzähler und analysieren Sie die Simulationsergebnisse. Korrigieren Sie gegebenenfalls den Entwurf des Programmzählers und überprüfen Sie ihn erneut mit der Testbench. Protokollieren Sie Ihre Simulationsergebnisse (Timingdiagramm mit Erläuterung) und fügen Sie, falls Korrekturen notwendig waren, dem Protokoll die neue VHDL-Beschreibung des Programmzählers bei. Versuch 9 Synthetisieren Sie den Programmzähler mit dem Programm XST. Erzeugen Sie einen Report über Area und Timing Ihres Entwurfs und geben Sie ihn mit dem Versuchsprotokoll ab. Versuch 10 Schalten Sie alle Geräte bis auf den Rechner aus. Überprüfen Sie, ob alle Leitungen, Multimeter und Tastköpfe aufgeräumt sind. Stellen Sie die Stühle an die Tische und vergewissern Sie sich nochmals, dass der Platz in ordnungsgemäßem Zustand ist. Lassen Sie bitte keinen Unrat unter den Tischen stehen! 8 Hardware-Praktikum 2010: Versuchsreihe 6