2. Praktische Übung zur Vorlesung Grundlagen der Technischen Informatik. Entwurf eines digitalen Weckers

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1 Friedrich-Alexander-Universität Erlangen-Nürnberg Informatik 12 Am Weichselgarten Erlangen 2. Praktische Übung zur Vorlesung Grundlagen der Technischen Informatik Entwurf eines digitalen Weckers S 4 S 1 S 5 + Stunden + Minuten Uhrzeit Stellen Weckzeit Stellen Alarm Ein Aus S 3 S 2 Abbildung 1: Digitaler Wecker Für den Wecker in Abbildung 1 soll ein Schaltwerk entwickelt und getestet werden. Spezifikation des Weckers Eingänge Taster S 1 zum Einstellen/Anzeigen der Uhrzeit (Modus Zeit). Taster S 2 zum Einstellen/Anzeigen der Weckzeit (Modus Weckzeit). Taster S 3 zum Inkrementieren der Minuten. Taster S 4 zum Inkrementieren der Stunden. Schalter S 5 zum Aktivieren bzw. Deaktivieren des Weckalarms. Ausgänge 4 Sieben-Segment-Anzeigen zum Anzeigen der Uhrzeit bzw. der Weckzeit (nur die Minuten und die Stunden werden angezeigt). 1 Piepser, der als Alarm dient. 1

2 Zustände Der Wecker besitzt drei Zustände (siehe Abbildung 2): Alle Zustände: Durch gleichzeitiges Drücken von S 1 und S 2 geht der Wecker in den Zustand S Time über. Zustand S Time : In diesem Zustand werden die Sekunden, die Minuten (alle 60 Sekunden) und die Stunden (alle 60 Minuten) inkrementiert. Ist der Alarm aktiviert und die Weckzeit gleich der Uhrzeit, wird der Piepser eingeschaltet. Zustand S SetAlarm : Dieser Zustand wird durch Drücken des Schalters S 2 erreicht. Sind die Schalter S 2 und S 3 gleichzeitig gedrückt, werden die Minuten der Weckzeit inkrementiert. Falls S 2 und S 4 gleichzeitig gedrückt sind, werden die Stunden der Weckzeit inkrementiert. Lässt man den Schalter S 2 los, so geht der Wecker in den Zustand S Time über. Analog zum Zustand S Time wird ebenfalls die Uhrzeit inkrementiert. Zustand S SetTime : Dieser Zustand wird durch Drücken des Schalters S 1 erreicht. Sind die Schalter S 1 und S 3 gleichzeitig gedrückt, werden die Minuten inkrementiert. Falls S 1 und S 4 gleichzeitig gedrückt sind, werden die Stunden inkrementiert. Lässt man den Schalter S 1 los, so geht der Wecker in den Zustand S Time über. Die Codierung der drei Zustände ist in Tabelle 1 gegeben sowie ein (unvollständig spezifiziertes) Zustandsdiagramm in Abbildung 2. q 1 q 0 Time 0 0 Set time 0 1 Set alarm 1 0 Tabelle 1: Zustandskodierung S SetTime S Time S SetAlarm Abbildung 2: Zustandsdiagramm des digitalen Weckers Vorbereitung (Hausaufgabe) Vervollständigen Sie das Zustandsdiagramm in Abbildung 2 durch Einzeichnen aller fehlenden möglichen Zustandsübergänge. 2

3 Stellen Sie die vollständige Automatentafel auf. Bestimmen Sie aus der Automatentafel die disjunktive Minimalform (DMF) der Zustandsüberführungsfunktion. S 1 S 1 q 0 q 1 q1 q1 S2 S2 q 0 q 0 Implementieren Sie das Wecker-Schaltwerk mit D-Flipflops zur Speicherung der Zustände. 3

4 Im Weiteren wird eine Umsetzung des Weckers als VHDL-Quelltext verlangt. Die Struktur des zu entwickelten Weckers ist in Abbildung 3 gegeben. Entity alarm clock S 1 Entity controller alarm ring S 2 S 3 S 4 S 5 Process SECTIMER Process FSM Component MIN CONVERT of Entity Display60 Component HR CONVERT of Entity Display24 current state Component WMIN CONVERT of Entity Display60 Component WHR CONVERT of Entity Display24 Process Switch Display DISPLAY0 DISPLAY1 DISPLAY2 DISPLAY3 Entity MUX and Alarm digit sel<0> digit sel<1> Entity sevensegment digit sel<2> digit sel<3> digit<0> digit<1> seven segment 7 digit<2> digit<3> reset mclk 8192 Hz clk clk 50 MHz Entity clock div Abbildung 3: Struktur des VHDL-Programms Vorgefertigte Modulbeschreibungen können von edu/ti1/praktikum/uebungen/dateien-zur-versuchsdurchfuehrung heruntergeladen werden. Außerdem finden Sie diese Dateien im Labor bei der Versuchsdurchführung im Unterverzeichnis TI1-Praktikum-Termin2 ihres Heimatverzeichnisses (Homedirectory). Das Modul controller stellt das Schaltwerk des Weckers dar. Es enthält den endlichen Automaten (Prozess FSM), welcher die Taster-Eingaben S 1,...,S 5 auswertet. Ferner beinhaltet das Modul controller die Zähler für die Stunden- und Minuten-Anzeige, welche für die Uhrzeit und die Weckzeit getrennt vorhanden sind. Die Zählerstände für beide werden durch die Komponenten Display24 (für die Stunden) und Display60 (für die Minuten) in das BCD-Format umcodiert. Die Anzeige arbeitet im Zeitmultiplexverfahren, bei welchem in schneller Folge die einzelnen Stellen der Sieben-Segment-Anzeige (digit<0>,..., digit<3>) zyklisch angesteuert werden. Dieses erfolgt durch das Modul Mux and Alarm, welches einen BCD-codierten Ausgang für die jeweils aktive Stelle besitzt. Zur Umcodierung einer Stelle der BCD-Zahl in die Signale zur Ansteuerung einer Sieben-Segment-Anzeige wird das Modul sevensegment verwendet. 4

5 Vervollständigen Sie den folgenden VHDL-Code des Moduls sevensegment zur Ansteuerung der Sieben-Segment-Anzeige. -- vim: set syntax=vhdl ts=8 sts=2 sw=2 et: Project: Digitaler Wecker -- File: Segment Decoder -- Language: VHDL -- Modifications: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sevensegment IS PORT (NUMBER: IN integer RANGE 0 TO 9; DIGIT: OUT STD_LOGIC_VECTOR (6 DOWNTO 0) ); END sevensegment; ARCHITECTURE Behavioral OF sevensegment IS SIGNAL DIGIT_in : STD_LOGIC_VECTOR (6 DOWNTO 0); BEGIN PROCESS(NUMBER) BEGIN CASE NUMBER IS -- Reihenfolge WHEN 0 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 1 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 2 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 3 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 4 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 5 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 6 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 7 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 8 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN 9 => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext WHEN others => DIGIT_in <= -- Ergaenzen Sie hier den Quelltext END CASE; END PROCESS; DIGIT <= not DIGIT_in; END Behavioral; 5

6 Vervollständigen Sie den folgenden VHDL-Code des Moduls controller (Schaltwerk des Weckers). Dabei können Sie davon ausgehen, dass die Module Display24 und Display60 bereits vorhanden sind. -- vim: set syntax=vhdl ts=8 sts=2 sw=2 et: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; USE IEEE.STD_LOGIC_ARITH.all; USE IEEE.STD_LOGIC_UNSIGNED.all; ENTITY controller IS PORT ( S : IN std_logic_vector (1 TO 5); DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3 : OUT integer RANGE 0 TO 9; alarm : OUT std_logic; clk : IN std_logic; reset : IN std_logic ); END controller; ARCHITECTURE Behavioral OF controller IS COMPONENT Display60 IS PORT ( number : IN integer RANGE 0 TO 59; position1, position0 : OUT integer RANGE 0 TO 9); END COMPONENT; COMPONENT Display24 IS PORT ( number : IN integer RANGE 0 TO 23; position1, position0 : OUT integer RANGE 0 TO 9); END COMPONENT; SIGNAL timer : std_logic_vector (13 DOWNTO 0); SIGNAL sectrigger : std_logic; -- 1 fuer einen Takt wenn eine Sekunde -- vergangen ist, sonst 0 SIGNAL DISPLAY10, DISPLAY11, DISPLAY20, DISPLAY21 : integer RANGE 0 TO 9; SIGNAL DISPLAY30, DISPLAY31, DISPLAY40, DISPLAY41 : integer RANGE 0 TO 9; SIGNAL hours, whours : integer RANGE 0 TO 23; SIGNAL secs, mins, wmins : integer RANGE 0 TO 59; type state_type IS (ntime, set_time, set_alarm); SIGNAL current_state : state_type; BEGIN SECTIMER : PROCESS(clk, reset) VARIABLE timer_msb_to_zero : std_logic_vector(timer RANGE); BEGIN IF reset = 1 THEN 6

7 timer <= (others => 0 ); ELSIF clk event and clk = 1 THEN timer_msb_to_zero := timer; -- set msb TO zero, the msb will be our overflow bit timer_msb_to_zero(timer length-1) := 0 ; timer <= timer_msb_to_zero + 1; END IF; END PROCESS SECTIMER; sectrigger <= timer(timer length-1); FSM : PROCESS (clk, reset, current_state, secs, mins, hours, wmins, whours, S) VARIABLE next_state : state_type; BEGIN IF reset = 1 THEN hours <= 0; mins <= 0; secs <= 0; whours <= 0; wmins <= 0; alarm <= 0 ; current_state <= ntime; ELSIF (clk event and clk = 1 ) THEN IF (not (current_state = set_time) and (sectrigger = 1 )) THEN -- Zaehle Uhr hoch IF secs = 59 THEN secs <= 0; IF mins = 59 THEN mins <= 0; IF hours = 23 THEN hours <= 0; ELSE hours <= hours+1; END IF; ELSE mins <= mins+1; END IF; ELSE secs <= secs+1; END IF; END IF; CASE current_state IS -- Zustand Time WHEN ntime => -- Pruefe, ob Alarm ausgeloest werden muss -- Zustand SetTime WHEN set_time => -- Setze Minute und Stunde mit S(3) bzw. S(4) -- Zustand SetAlarm WHEN set_alarm => 7

8 -- Setze Minute und Stunde mit S(3) bzw. S(4) -- Illegale Zustaende WHEN others => END CASE; -- Setze naechsten Zustand IF ( 1 = S(1) and ( 1 = S(2))) THEN next_state := ntime; ELSIF 1 = S(1) THEN next_state := set_time; ELSIF 1 = S(2) THEN next_state := set_alarm; ELSE next_state := ntime; END IF; -- Setze naechsten Zustand current_state <= next_state; END IF; END PROCESS FSM; -- MINUTENANZEIGE (ZEIT) MIN_CONVERT : Display60 PORT MAP (number => mins, position1 => DISPLAY11, position0 => DISPLAY10); -- STUNDENANZEIGE (ZEIT) HR_CONVERT : Display24 PORT MAP (number => hours, position1 => DISPLAY21, position0 => DISPLAY20); -- MINUTENANZEIGE (WECKZEIT) WMIN_CONVERT : Display60 PORT MAP (number => wmins, position1 => DISPLAY31, position0 => DISPLAY30); -- STUNDENANZEIGE (WECKZEIT) WHR_CONVERT : Display24 PORT MAP (number => whours, position1 => DISPLAY41, position0 => DISPLAY40); -- Beschreibung, wie die DISPLAY-Variablen gesetzt werden Switch_Display : PROCESS ( current_state, DISPLAY10, DISPLAY11, DISPLAY20, DISPLAY21, DISPLAY30, DISPLAY31, DISPLAY40, DISPLAY41 ) IS BEGIN IF current_state /= set_alarm THEN DISPLAY0 <= DISPLAY10; DISPLAY1 <= DISPLAY11; DISPLAY2 <= DISPLAY20; DISPLAY3 <= DISPLAY21; 8

9 ELSE DISPLAY0 <= DISPLAY30; DISPLAY1 <= DISPLAY31; DISPLAY2 <= DISPLAY40; DISPLAY3 <= DISPLAY41; END IF; END PROCESS Switch_Display; END Behavioral; 9

10 Versuch (Labor) a) Simulation Simulieren Sie die von Ihnen entwickelte Weckerschaltung mit Hilfe des VHDL-Simulators Modelsim (zu finden auf dem Desktop: VHDL Simulation-Icon). Zu diesem Zweck steht eine Testbench für die Sieben-Segment-Anzeige und eine weitere für alle Weckerkomponenten in den Dateien tb sevensegment.vhd bzw. tb alarm clock.vhd zur Verfügung. Gehen Sie für die Simulation der Sieben-Segment-Anzeige wie in den Abbildungen 4-9 vor. Zur Simulation des Gesamtsystems führen Sie obige Schritte analog für die Testbench tb alarm clock.vhd aus. Die Testbench für alle Weckerkomponenten tb alarm clock.vhd stellt dabei die Zeit auf 07:05 ein. Der zu erwartende Signalverlauf ist in Abbildung 10 dargestellt. Abbildung 4: Übersetzen der VHDL-Quellen des Weckers. 10

11 Abbildung 5: Starten der Testbench für die Sieben-Segment-Anzeige durch einen Doppelklick auf Simulate sevensegment. Abbildung 6: Auswahl der Signale, welche während der Simulation aufgezeichnet werden. 11

12 Abbildung 7: Start der Simulation. Abbildung 8: Nach der Simulation. 12

13 Abbildung 9: Anzeige der ausgewählten Signale nach Simulationsende. Abbildung 10: Anzeige der ausgewählten Signale nach Simulationsende für die Testbench tb alarm clock.vhd. 13

14 b) Synthese Nachdem Sie den Wecker mittels Simulation auf Korrektheit überprüft haben, soll er nun mit Hilfe der FPGA-Entwicklungsumgebung Xilinx ISE für das Spartan-3 Starter -Board (Abbildung 11) synthetisiert werden. Dieses Board enthält einen Spartan III -FPGA (Field Programmable Gate Array) der Firma Xilinx. Konnektor A1 Konnektor A2 VGA FPGA RS232 SPARTAN III Konnektor B1 RS232 Leds LD 0 LD 7 Taster BT N 0 BT N 3 Sieben-Segment- Anzeige Schalter SW 0 SW 7 PS2 Abbildung 11: Spartan-3 Starter -Board Ein FPGA ist ein Hardwarebaustein, dessen Funktionalität durch (Re)Konfiguration geändert werden kann. FPGAs lassen sich beliebig oft rekonfigurieren. Neben dem Spartan-FPGA sind auf dem Board zusätzlich eine Sieben-Segment-Anzeige, 4 Taster, 8 Schalter, 8 Leuchtdioden, eine serielle RS232- und eine VGA-Schnittstelle sowie diverse IO-Pins (Konnektoren A1, A2 und B1) vorhanden. Zum Implementieren unseres Weckers werden die Sieben-Segment-Anzeige, die 4 Taster (BT N 0, BT N 1, BT N 2, BT N 3 ) und zwei weitere Schalter SW 6 und SW 7 verwendet. Ein externer Piepser wird über Konnector A1 an das FPGA-Board angeschlossen und dient als Alarm. Für die Taster/Schalter des Weckers bzw. des Testboards gilt folgende Abbildung: S 1 BT N 3, S 2 BT N 2, S 3 BT N 0, S 4 BT N 1, S 5 SW 7. Schalter SW 6 dient zum Rücksetzen des Weckers (reset). Zur Hardware-Synthese und anschließenden Konfiguration des FPGAs auf dem Spartan-3 Starter - Board starten Sie bitte die Xilinx ISE -Entwicklungsumgebung mittels des VHDL Synthese-Icons auf Ihrem Desktop. Führen Sie anschließend die in den Abbildungen dargestellten Schritte aus. c) Test Testen Sie nun die korekte Funktionsweise der Implementierung Ihres Weckers auf der FPGA- Plattform. Funktioniert alles korrekt? 14

15 Abbildung 12: Öffnen des vorgegebenen Wecker-Projektes in der Xilinx ISE -Umgebung. Abbildung 13: Start der Synthese. 15

16 Abbildung 14: Nach der Synthese wird aus der Entwicklungsumgebung das Werkzeug Impact zur Konfiguration des FPGA-Boards gestartet. Abbildung 15: Xilinx Impact: Automatische Erkennung des Datenübertragungskabels. 16

17 Abbildung 16: Xilinx Impact: Auswahl des generierten Bitfiles zur Konfiguration des Spartan- FPGAs (xc3s200). Auf dem Spartan-3 Starter -Board ist zusätzlich ein programmierbarer Flash- Speicherbaustein (xcf20s) vorhanden, welchen wir an dieser Stelle nicht benötigen. Klicken Sie deshalb auf Bypass, wenn Sie nach der Datei mit den Konfigurationsdaten für diesen Baustein gefragt werden. Abbildung 17: Xilinx Impact: Auswahl des Spartan-FPGAs zur Konfiguration. 17

18 Abbildung 18: Xilinx Impact: Überprüfen Sie die Konfigurationseinstellungen. Abbildung 19: Xilinx Impact: Das Spartan-FPGA wurde erfolgreich konfiguriert. 18