Entwurf digitaler Systeme mit VHDL-1076

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1 Entwurf digitaler Systeme mit VHDL1076 Vorlesung aus dem Grundstudium für Studierende der Fachrichtung Informatik Diplom Zielsetzung Wie werden digitale Schaltungen entworfen? Erlernen einer Hardwarebeschreibungssprache (VHDL) Sinn und Zweck der Simulation von Beschreibungen! Funktionsweise verschiedener Komponenten Prof. Dr. Paul Molitor Institut für Informatik MartinLutherUniversität Halle Praktische Übungen im PCPool der Informatik VHDL Editor } Finite State Editor Active VHDL Simulation Computer Science Institute, University HalleWittenberg 1 2 Erstes Beispiel: Entwurf eines digitalen Weckers Schnittstelle des Weckers Gewünschte Funktionalität Schalter zum Einstellen der Zeit Schalter zum Einstellen der Weckzeit Schalter, um die Minutenangabe zu inkrementieren Hours Schalter, um die Stundenangabe zu inkrementieren ALM TIME ON/OFF Timeset Alarm Schalter, um den Alarm zu aktivieren Minutes VHDLBeschreibung The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity wecker is port ( S: in BIT_VECTOR (1 to 5); LED0: out STD_LOGIC_VECTOR (6 downto 0); LED1: out STD_LOGIC_VECTOR (6 downto 0); LED2: out STD_LOGIC_VECTOR (6 downto 0); LED3: out STD_LOGIC_VECTOR (6 downto 0); ring: out STD_LOGIC ); end wecker; Hours Minutes ALM TIME ON/OFF Timeset Alarm 3 4

2 Interner Aufbau des Weckers The IEEE standard 1164 package library IEEE; use IEEE.std_logic_1164.all; entity wecker is port ( S: in BIT_VECTOR (1 to 5); LED0: out... ); end wecker; Hours Minutes ALM TIME ON/OFF Timeset Alarm architecture ARCH_wecker_01 of wecker is Beschreibung des Verhaltens bzw. der internen Struktur des Systems end ARCH_wecker_01; Beschreibungsbereiche structural ProzessorSpeicher Register Transfer Gatter Transistoren Standardzellen Floorplan Algorithmus RegisterTransfer Sprache Boolesche Gleichungen Differentialgleichungen Polygone Stickdiagramme geometric functional 5 6 S(1) S(2) S(3) S(4) S(5) Mögliche strukturelle Aufteilung des Weckers Steuerung des Weckers D0 D1 D2 D3 SevenSegment Decoder... mit 0 Dj 9 ring LED0 LED1 LED2 LED3 7 architecture ARCH_wecker_01 of wecker is D3 component wecker_controller S(5) port ( S: in BIT_VECTOR (1 to 5); DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3: out integer range 0 to 9; ring: out STD_LOGIC ); end component; component segment_decoder port ( DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3: in integer range 0 to 9; LED0, LED1, LED2, LED3: out STD_LOGIC_VECTOR (6 downto 0) ); end component; Deklarationsteil signal D0, D1, D2, D3: integer range 0 to 9; controller: wecker_controller port map ( Ausführungsteil S => S, ring => ring, DISPLAY0 => D0, DISPLAY1 => D1, DISPLAY2 => D2, DISPLAY3 => D3 ) decoder: segment_decoder port map ( DISPLAY0 => D0, DISPLAY1 => D1, DISPLAY2 => D2, DISPLAY3 => D3, LED0 => LED0, LED1 => LED1, LED2 => LED2, LED3 => LED3 ); end ARCH_wecker_01; S(1) S(2) S(3) S(4) controller: wecker_controller D0 D1 D2 decoder: segment_decoder ring LED0 LED1 LED2 LED3 8

3 Zum 7SegmentDecoder Funktionale Beschreibung des 7SegmentDecoders entity segment_decoder is port ( DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3: in integer range 0 to 9; LED0, LED1, LED2, LED3: out STD_LOGIC_VECTOR (6 downto 0) ); end segment_decoder; für die 8, 1, 2, 3, 4, 5, 6, 7, 9, 0, setze 0,1,2,3,4,5,6 0,1,3,4,6 0,1,2,3,6 0,2,3,5,6 0,1,2,5, Leuchtdioden 9 architecture ARCH_segment_decoder_01 of segment_decoder is process (DISPLAY0) funktionales Verhalten bei Änderung von DISPLAY0 end process; process (DISPLAY1) funktionales Verhalten bei Änderung von DISPLAY1 end process; process (DISPLAY0) funktionales Verhalten bei Änderung von DISPLAY0 end process; process (DISPLAY1) funktionales Verhalten bei Änderung von DISPLAY1 end process end ARCH_segment_decoder_01; 10 Funktionale Beschreibung des 7SegmentDecoders Kompaktere Beschreibung durch Verwendung von Prozeduren entity segment_decoder is port ( DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3: in integer range 0 to 9; LED0, LED1, LED2, LED3: out STD_LOGIC_VECTOR (6 downto 0) ); end segment_decoder; architecture ARCH_segment_decoder_01 of segment_decoder is process (DISPLAY0) case DISPLAY0 is when 0 => LED0 <= ; when 1 => LED0 <= ; when 2 => LED0 <= ; when 3 => LED0 <= ; when 4 => LED0 <= ; when 5 => LED0 <= ; when 6 => LED0 <= ; when 7 => LED0 <= ; when 8 => LED0 <= ; when 9 => LED0 <= ; when others => LED0 <= ; end case; end process; process (DISPLAY1)... Prof.... Dr. Paul Molitor Institut für Informatik Halle end ARCH_segment_decoder_01; 11 architecture ARCH_segment_decoder_02 of segment_decoder is procedure convert ( decodiert integerzahl in LEDKodierung signal d: in integer range 0 to 9; signal result: out STD_LOGIC_VECTOR (6 downto 0) ) is case d is when 0 => result <= ; when 1 => result <= ; when 2 => result <= ; when 3 => result <= ; when 4 => result <= ; when 5 => result <= ; when 6 => result <= ; when 7 => result <= ; when 8 => result <= ; when 9 => result <= ; when others => result <= ; end case; end procedure; convert(display0,led0); convert(display1,led1); convert(display2,led2); convert(display3,led3); Prof. end Dr. ARCH_segment_decoder_02; Paul Molitor Institut für Informatik Halle 12

4 Zur Steuerung des Weckers: wecker_controller ring Schnittstelle und interne Signale im Steuerwerk Externe Schnittstelle S(1) S(2) S(3) S(4) S(5) Steuerung des Weckers D0 D1 D2 D3 SevenSegment Decoder LED0 LED1 LED2 LED3 entity wecker_controller is port (S: in BIT_VECTOR (1 to 5); DISPLAY0, DISPLAY1, DISPLAY2, DISPLAY3: out integer range 0 to 9 ; ring: out STD_LOGIC); end wecker_controller; Interne Signale Sekunde, Minute, Stunde: aktuelle Zeit WMinute, WStunde: Weckzeit clk: Taktsignal mit Periode von 1 sec... mit 0 Dj Interne Prozesse im Wecker architecture ARCH_wecker_controller of wecker_controller is signal clk: STD_LOGIC; signal Sekunde, Minute, Stunde, WMinute, WStunde: integer range 0 to 63; Aufteilung in 5 verschiedene Prozesse : taktgeber: process (clk) is Beschreibung des Taktgebers end process taktgeber; Generierung eines Pulses mit 1 Sekunde Periode Ausgabesignal: clk Funktionsweise der Uhr Eingabesignal: Puls mit 1 Sekunde Periode Funktionsweise, um (Weck)Zeit zu stellen Eingabesignale:,,, Funktionsweise des Alarms Eingabesignale: Setzen der DisplayVariablen Eingabesignale: Hours Minutes ALM TIME ON/OFF Timeset Alarm S1 uhr: process (clk) is Beschreibung der Funktionsweise der Uhr end process uhr; setze_zeit_weckzeit: process (S(1), S(2), S(3), S(4)) is Beschreibung der Funktionsweise des Setzens der Zeit/Weckzeit end process setze_zeit_weckzeit; alarm: process (S(5), Minute, Stunde, Wminute, Wstunde) is Beschreibung der Funktionsweise des Alarms end process alarm; display: process (S(2), Minute, Stunde, Wminute, Wstunde) is Beschreibung, wie die DISPLAYVariablen gesetzt werden end process display 15 end ARCH_wecker_controller; 16

5 taktgeber Interaktion zwischen den Prozessen Die fünf Prozesse laufen parallel zueinander ab werden jeweils aktiv, wenn ein Signal der Sensitivitätsliste sich ändert clk uhr setze zeit Sekunde, Minute, Stunde WMinute, WStunde DISPLAY0,..., DISPLAY3,,, architecture ARCH_wecker_controller of wecker_controller is signal clk: STD_LOGIC; signal Sekunde, Minute, Stunde, WMinute, WStunde: integer range 0 to 63; taktgeber: process (clk) is Beschreibung des Taktgebers end process taktgeber; uhr: process (clk) is Beschreibung der Funktionsweise der Uhr end process uhr; setze_zeit_weckzeit: process (S(1), S(2), S(3), S(4)) is Beschreibung der Funktionsweise des Setzens der Zeit/Weckzeit end process setze_zeit_weckzeit; alarm: process (S(5), Minute, Stunde, Wminute, Wstunde) is Beschreibung der Funktionsweise des Alarms end process alarm; Sensitivitätslisten display alarm 17 display: process (S(2), Minute, Stunde, Wminute, Wstunde) is Beschreibung, wie die DISPLAYVariablen gesetzt werden end process display end ARCH_wecker_controller; 18 Der Taktgeber der Uhr Die Funktionsweise der Uhr taktgeber: process (clk) is if clk= 0 clk <= 1 after 500 ms, 0 after 1 sec; end process taktgeber; Prozess wird aktiviert! 1 0 [ms] clk=raising Sekunde=(Sekunde1) mod 60 Sekunde=0 Minute=(Minute1) mod 60 Minute=0 Stunde=(Stunde1) mod 12 t t500 t

6 VHDL Beschreibung uhr: process (clk) is if (clk event and clk= 1 ) Sekunde <= (Sekunde1) mod 60; if Sekunde=0 Minute <= (Minute1) mod 60; if Minute=0 Stunde <= (Stunde1) mod 12; end process uhr; Funktionsweise zum Setzen der Zeit Hours Minutes ALM TIME ON/OFF Timeset Alarm S 3 Minute=(Minute1) mod 60 Stunde=(Stunde1) mod Funktionsweise zum Setzen der Weckzeit WMinute=(WMinute1) mod 60 Minute=(Minute1) mod 60 WStunde=(WStunde1) mod 12 Stunde=(Stunde1) mod 12 VHDL Beschreibung setze_zeit_weckzeit: process ( S(1), S(2), S(3), S(4) ) is if (S(1)= 1 and S(2)= 0 ) if S(3)= 1 Minute <= (Minute1) mod 60; if S(4)= 1 Stunde <= (Stunde1) mod 12; if (S(1)= 0 and S(2)= 1 ) if S(3)= 1 WMinute <= (WMinute1) mod 60; if S(4)= 1 WStunde <= (WStunde1) mod 12; end process setze_zeit_weckzeit; 23 24

7 Funktionsweise des Alarms VHDL Beschreibung Minute=WMinute Stunde=WStunde Ring! alarm: process ( S(5), Minute, Stunde, WMinute, WStunde ) is variable help: STD_LOGIC; help := 0 ; if S(5)= 1 if (Minute=WMinute and Stunde=WStunde) help := 1 ; ring <= help; end process alarm; Setzen der DISPLAYVariablen display: process ( S(2), Minute, Stunde, WMinute, WStunde ) is if S(2)= 0 DISPLAY0 <= Minute mod 10; DISPLAY1 <= Minute / 10; DISPLAY2 <= Stunde mod 10; DISPLAY3 <= Stunde / 10; else DISPLAY0 <= WMinute mod 10; DISPLAY1 <= WMinute / 10; DISPLAY2 <= WStunde mod 10; DISPLAY3 <= WStunde / 10; end process display; 27 Ist die Spezifikation damit abgeschlossen? taktgeber Wieso nicht? clk uhr Problem Die Signale Minute und Stunde haben jeweils zwei Treiber!! display... leider nicht!!! setze zeit Sekunde, Minute, Stunde WMinute, WStunde DISPLAY0,..., DISPLAY3 alarm,,, 28

8 Problem mehrerer Treiber für ein Signal Lösungen zu diesem Problem uhr setze zeit Resolved Signals entsprechen Leitungen (wie normale Signale) Konfliktlösungen sind im Signaltyp integriert (später in der Vorlesung mehr darüber) minute Zusammenfassen der entsprechenden Prozessen Frage Welche Belegung erhält das Signal, wenn beide Prozesse gleichzeitig schreiben? üblicherweise Modellierung als erweiterter endlicher Automat Endlicher Automat Steuerwerk des Weckers Definition Ein deterministischer endlicher Automat ist ein Tupel (S,I,d,s 0 ) mit Zustandsmenge S Menge I der Eingabezeichen Übergangsfunktion d:s I S Fasse die Prozesse uhr setze_zeit_weckzeit alarm des Wecker_Controllers in einen Prozeß zusammen. Anfangszustand s 0 Beschreibe dieses Steuerwerk durch einen erweiterten endlichen Automaten 31 32

9 Erweiterter endlicher Automat Endlicher Automat des Weckers Endlicher Automat gibt nur die Zustandsübergänge an. 3 Zustände sind nötig: time set_time Was in den einzelnen Zuständen ausgeführt werden muß, muß irgendwo anders noch zusätzlich beschrieben werden. set_alarm erweiterter endlicher Automat S(1)= 1 and S(2)= 0 S(1)= 0 and S(2)= 1 set_time time set_alarm S(1)= 0 Anfangszustand S(1)= Skizze der VHDLBeschreibung when time => steuerung: process (clk, S) type state is (time, set_time, set_alarm); variable current_state: state := time; variable secs, mins, hours, wmins, whours: integer range 0 to 63; variable alarm: STD_LOGIC; Hier werden nur Variablen belegt! case current_state is Variablen haben die gleiche Aufgabe wie when time => bei anderen Programmiersprachen, entsprechen keinen Leitungen in dem durch when set_time => das Programm beschriebene digitale System when set_alarm => end case; Sekunde <= secs; Minute <= mins; Stunde <= hours; WMinute <= wmins; WStunde <= whours; ring <= alarm; Prof. end Dr. process Paul Molitor steuerung; Institut für Informatik Halle 35 when time => if (clk event and clk= 1 ) setze Zeit mit ClockSignal secs := (secs1) mod 60; if secs = 0 mins := (mins1) mod 60; if mins = 0 hours := (hours1) mod 24; prüfe, ob Alarm ausgelöst wird if (S(5)= 1 ) if (hours=wstunde and mins=wminute) alarm := 1 ; else alarm := 0 ; setze nächsten Zustand if (S(1)= 1 and S(2)= 0 ) current_state := set_time; if (S(1)= 0 and S(2)= 1 ) current_state := set_alarm; 36

10 when set_time => when set_alarm => when set_time => setze Minute und Stunde mit S(3) bzw. S(4) if (S(3)= 1 and clk event) mins := (mins1) mod 60; if (S(4)= 1 and clk event) hours := (hours1) mod 24; setze nächsten Zustand if (S(1)= 0 ) current_state := time; when set_time => setze WMinute und WStunde mit S(3) bzw. S(4) die normale Uhr muß weiterlaufen kein Alarm darf ausgelöst werden, wenn wmins=mins... setze Zeit mit ClockSignal wie bei time if (clk event and clk= 1 ) secs := (secs1) mod 60; if secs = 0 mins := (mins1) mod 60; if mins = 0 hours := (hours1) mod 24; setze Alarmzeit analog zu set_time if (S(3)= 1 and clk event) wmins := (wmins1) mod 60; if (S(4)= 1 and clk event) hours := (whours1) mod 24; setze nächsten Zustand if (S(2)= 0 ) current_state := time; Skizze der VHDLBeschreibung Interaktion der Prozesse steuerung: process (clk, S) type state is (time, set_time, set_alarm); variable current_state: state := time; variable secs, mins, hours, wmins, whours: integer range 0 to 63; variable alarm: STD_LOGIC; Hier werden nur Variablen belegt! case current_state is Variablen haben die gleiche Aufgabe wie when time => bei anderen Programmiersprachen, entsprechen keinen Leitungen in dem durch when set_time => das Programm beschriebene digitale System when set_alarm => end case; Sekunde <= secs; Minute <= mins; Stunde <= hours; WMinute <= wmins; WStunde <= whours; ring <= alarm; taktgeber clk steuerung Sekunde, Minute, Stunde WMinute, WStunde,,,, ring display Display0, Display1, Display2, Display3 Der Konflikt von vorhin existiert nicht mehr: jedes Signal wird von genau einem Prozeß getrieben! Prof. end Dr. process Paul Molitor steuerung; Institut für Informatik Halle 39 40

11 Ist die Spezifikationsphase damit abgeschlossen? taktgeber Wieso nicht? clk steuerung,,,,... leider immer noch nicht!!! Sekunde, Minute, Stunde WMinute, WStunde ring Display0, Display1, Display2, Display3 Wer sagt mir, daß der display Wecker funktioniert? Lernziele dieser Lehrveranstaltung Am Beispiel von VHDL Wie können Prozesse beschrieben werden? Verhaltensbeschreibung Strukturbeschreibung Mischform Wie kann Hardware parametrisiert beschrieben werden? Übersichtlichkeit des Entwurfes Wiederverwendbarkeit Wie funktioniert die Simulation solcher Beschreibungen? Aufbau der Lehrveranstaltung Literatur Literaturangaben Allgemeines zum Entwurf digitaler Schaltungen Ablauf eines Entwurfes Kosten und Optimierung aktuelle Technologien Simulation von Hardwarebeschreibungen Einführung in VHDL Beispiele Steuerwerke / endliche Automaten rekursiv beschriebene digitale Schaltungen VHDL Peter Ashenden. The Student s Guide to VHDL. Morgan Kaufmann Publishers 1998 Peter Ashenden. The Designer s Guide to VHDL. Morgan Kaufmann Publishers 1995 Kou Chang. Digital Design and Modeling with VHDL and Synthesis. IEEE Computer Society Press 1997 Technologien und (logische) Optimierung Paul Molitor und Christoph Scholl. Datenstrukturen und effiziente Algorithmen für die Logiksynthese kombinatorischer Schaltungen. Teubner GmbH StuttgartLeipzig