Klausur - Digitaltechnik

Transkript

1 Klausur - Digitaltechnik Aufgabe : Testen integrierter Schaltungen: D-Algorithmus (3 Punkte: a 2, b, c 5, d 3, e 2) B = S N A >= O OR Der Ausgang des N-Gatters soll auf einen Stuck-AT--Fehler überprüft werden. a) Mit welchem Wert wird beim D-Algorithmus der Fall beschrieben, dass im fehlerfreien Fall an einem Knoten eine logische 0 liegt und im fehlerhaften Fall eine logische? b) Bestimmen Sie mit dem D-Algorithmus ein Eingangsmuster mit dem Sie den Stuck-AT-- Fehler (Ausgang des N2-Gatters) am Ausgang O detekieren können! Beschriften Sie die Signale auf den Verbindungsleitungen in dem Schaltplan entsprechend! Aufgaben c-e: Zusatzaufgaben, die nur gewertet werden, wenn Sie im Rest der Aufgaben mindestens 50% der Punkte erreichen. c) Ermitteln Sie die Funktion dieser Schaltung als Boolesche Funktion. d) Wie könnte man die Gatter-Realisierung vereinfachen, ohne die Funktion zu ändern? e) Wie bezeichnet man in der Digitaltechnik ein Gatter mit dieser Funktion? Aufgabe 2: VHDL (3 Punkte: a 0, b 3) Drei Digitalschaltungen sind durch den dargestellten VHDL-Code beschrieben. Aufgaben: a) Skizzieren Sie die in den drei Architekturen beschriebenen Schaltungen durch je eine Gatterdarstellung! Verwenden Sie dabei unten dargestellte Gatter! b) Wodrin unterscheiden sich die drei Architekturen (Stichworte: kombinatorisch, speichernd, Takt-Verhalten, Reset)? Verwenden Sie nur die folgenden Gattersymbole in Aufgabe a: = INV N OR NOR XOR R Q En RN D-Flipflop mit Lowaktivem Reset und Enable-Eingang RN D-Flipflop mit Lowaktivem Reset En D-Latch mit Enable- Eingang S RS-Latch (gleichzeitig R= und S= nicht erlaubt)

2 Aufgabe 3: diverse Fragen (9 Punkte: a-c je 3 Punkte) a) Was für eine Funktion hat folgende Schaltungsanordnung? Erklären Sie die verschiedenen Funktionsweisen. b) Was versteht man unter einem Scan-Flipflop? Wie werden diese Flipflops zum Testen integrierter Schaltungen eingesetzt (Schaltungsanordnung und Ablauf des Testens)? c) I 2 C-Protokoll: Wieviel Leitungen sind zur Kommunikation erforderlich? Wie wird das Ende einer Übertragung kommuniziert (elektrisch)? 2

3 Aufgabe 4 (40 Punkte: a 4, b 2, c 3, d 2, e 7, f 2): Automatenentwurf Es soll ein Paritäts-Checker für ein 4-Bit-serielles Protokoll geschrieben werden (3 Daten-Bits und ein Parity-Bit). Der Automat hat die folgenden Schnittstellen-Signale: Schnittst.- Signal Ein- oder Ausgang Bedeutung res_n_i Eingang Low-aktives Rücksetzsignal clk_i Eingang Taktsignal für Dateneingang und Automat data_i Eingang Dateneingang data_ok_o Ausgang Das Ausgangssignal ist HIGH wenn eine Datenübertragung fehlerfrei beendet ist. Eine Datenübertragung ist genau dann fehlerfrei wenn die 3 zu einer Übertragung gehörenden Datenbits und das Paritätsbit eine ungerade Anzahl an Einsen ergeben (odd parity). Es werden zyklisch immer 3 Datenbits und ein Paritätsbit übertragen. Ist die Anzahl der -Bits (Datenbits und Paritätsbit) eine ungerade Zahl, so war die Übertragung fehlerfrei. Eine fehlerfreie Übertragung wird durch einen EINS-Pegel am Signal data_ok_o signalisiert. Das Signal data_ok_o kann nur in dem Takt eins sein in dem das Paritätsbit übertragen wird. In den beiden folgenden Abbildungen sind die Abläufe zweier Datenübertragungen zeitlich dargestellt: bei der.übertragung ist ein EINS-Bit übertragen worden => ungerade Zahl an EINSEN => Übertragung OK => data_ok_o=. Datenbit 2. Datenbit 3. Datenbit Paritätsbit bei der 2.Übertragung sind 2 der 3 Datenbits => bei einer fehlerfreien Übertragung muss das Paritätsbit sein; das Paritätsbit schwankt während der Übertragung und das Ausgabesignal schwankt entsprechend mit.. Datenbit 2. Datenbit 3. Datenbit Paritätsbit 3

4 Prof. Dr.-Ing. Dirk Rabe, FB Technik Name: SS 200 Matrikelnr.: Für die Realisierung des Automaten sind folgende Zustände vorgesehen: Zustand Zustand-Kodierung Z[2:0] Bedeutung idle 000. Datenbit wird gerade übertragen b_gerade 00. Datenbit war 0 ; aktuell wird das 2. Datenbit übertragen b_ungerade 0. Datenbit war ; aktuell wird das 2. Datenbit übertragen b2_gerade 00 Anzahl bisher übertragener -Bits ist gerade; aktuell wird das 3. Datenbit übertragen b2_ungerade 0 Anz. bisher übertragener -Bits ist ungerade; aktuell wird das 3. Datenbit übertragen b3_gerade 0 Anzahl bisher übertragener -Bits ist gerade; aktuell wird das Paritätsbit übertragen b3_ungerade Anz. bisher übertragener -Bits ist ungerade; aktuell wird das Paritätsbit übertragen Aufgaben: a) Durch welchen Automatentyp (Mealy oder Moore) lässt sich dieser Automat mit dem angegebenen zeitlichen Verhalten realisieren? Hinweis: Begründung nicht vergessen! Beziehen Sie sich hierbei auf obige Zeitdiagramme! b) Erstellen Sie das Zustandsfolgediagramm. c) Vervollständigen Sie das Zustand-Signal im unteren der zwei Zeitdiagramme. d) Wieviel Flipflops benötigen Sie, um den Zustand zu kodieren? Wieviel Zustände könnten Sie mit diesen Flipflops maximal kodieren? e) Vervollständigen Sie die Zustandsfolgetabelle. Zust. Z2 Z Z0 data_i Z2* Z* Z0* data_ok_o idle b_gerade b_ungerade 0 0 b2_gerade b2_ungerade 0 0 b3_gerade 0 0 b3_ungerade 0 4

5 f) Gehen Sie für diesen Aufgabenteil von folgenden Booleschen Gleichungen aus (Anmerkung: diese Gleichungen entsprechen nicht den Ergebnissen der Aufgaben a-e): Z0 * = Z Z * = Z data_i Z2 * = Z0 data_i data_ok_o = Z2 Z Z0 data_i Erstellen Sie das Gatterschaltbild des Automatens. Verwenden Sie hierbei die in Aufgabe 2 dargestellten Gatter. Aufgabe 5: Minimierung mit Quine-McCluskey-Verfahren (25 P.) Bestimmen Sie die disjunktive Minimalform für folgende Boolesche Funktion y=f(a,b,c,d) unter Anwendung des Quine-McCluskey-Verfahrens! Gehen Sie wie folgt vor: ) Bestimmung Primimplikanten, 2) Bestimmung minimale Überdeckung, 3) minimierte Boolesche Funktion darstellen (y=...)). Gruppe # d c b a y A B 0 - C D 0 0 E 0 0 F 5