Hardware PCI-Bus. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg

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1 Hardware PCI-Bus Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 Hardware PCI-Bus 1/

2 Übersicht Inhalt: Eigenschaften Configuration Space Signale des Busses Interrupts Einige Signalverläufe: Config-Write I/O-Write Config-Read I/O-Read Anbindung des Prototypen Hardware PCI-Bus 2/

3 Eigenschaften Allgemeines Peripheral Component Interconnect, paralleler Bus, bis zu 32 Geräte pro Bus, Industriestandard, hat auf dem PC den ISA-Bus abgelöst, später auch auf anderen Plattformen (z.b. Sun-Workstations). Hardware PCI-Bus 3/

4 Eigenschaften (2) Versionen PCI 2.1 PCI bit 64 bit PCI 2.2 PCI 2.3 Einführung Busbreite (Bit) Taktrate (MHz) Bandbr. (GB/s) 0,12 0,25 0,5 0,5 0,5 (GBit/s) 0,96 2,0 4,0 4,0 4,0 Slots pro Bridge Spannung (Volt) 5 5/3,3 5/3,3 5/3,3 3,3 Hardware PCI-Bus 4/

5 Eigenschaften (3) Alle Transfers werden von einem Master initiiert, aber: ein Bus kann mehrere Master haben (zentraler Arbiter), DMA-fähig, I/O- und Speicheradressen werden beim Reset vom BIOS zugeteilt und im Config Space des Geräts gespeichert (keine manuelle Konfiguration nötig, Plug-And-Play ), Geräte können sich Interrupts teilen. Hardware PCI-Bus 5/

6 Configuration Space Eigenschaften 256 Bytes groß, 64 Byte davon Header mit im Standard definierter Bedeutung, zum Lesen/Schreiben existiert für jedes Gerät eine Punkt-zu-Punkt-Leitung zur (Host-)Bridge, wird für eindeutige Identifikation und Konfiguration genutzt. Hardware PCI-Bus 6/

7 Configuration Space Header Device ID Vendor ID 00h Status Command 04h Class Code Revision ID 08h BIST Header Type Latency Timer Cache Line Size 0Ch Base Address Register 0 10h Base Address Register 1 14h Base Address Register 2 18h Base Address Register 3 1Ch Base Address Register 4 20h Base Address Register 5 24h CardBus CIS Pointer 28h Subsystem ID Subsystem Vendor ID 2Ch Expansion ROM Base Address 30h Reserved Cap List Pointer 34h Reserved 38h Max_Lat Min_Gnt Interrupt Pin Interrupt Line 3Ch Hardware PCI-Bus 7/

8 Configuration Space Header (2) Gerätekennung Class Code : Vendor ID : Device ID bildet die Gerätekennung. Class Code legt die Geräteklasse fest (z.b. 0x0200: Ethernet Controller), Vendor ID von der PCI-SIG vergebene Herstellerkennung, Device ID vom Hersteller frei vergebene Gerätetypenkennung. Hardware PCI-Bus 8/

9 Configuration Space Header (3) Basisadressen (BAR0 - BAR5) Bit 0 zeigt an, ob Speicher ( 0 ) oder I/O-Adressen ( 1 ) zugeordnet werden sollen/wurden; dann gilt für Speicher Bits 1 bis 3 geben Auskunft über Typ, Lage und Adressbereich, Bits 4 bis 31 enthalten die Adresse, I/O Bit 1 reserviert, Bits 2 bis 31 enthalten die Adresse. Initialisierung: 1 BIOS schreibt jeweils lauter 1 en in Basis-Adress-Register und liest Register zurück, 2 Gerät liefert Bitmaske, aus der sich Größe des angeforderten Adressbereichs ablesen lässt, 3 BIOS reserviert entsprechenden I/O- oder Speicherbereich und schreibt Startadresse zurück. Hardware PCI-Bus 9/

10 Signale des Busses Signalarten in reines Eingangssignal, t/s (Tri-State): bidirektionales Tri-State-Signal, s/t/s (Sustained Tri-State): low-aktiv, nur ein Treiber; ein Gerät, das die Leitung auf low setzt, muss sie für mindestens einen Takt auf high treiben, um sie wieder freizugeben, o/d (Open Drain): low-aktiv; darf von mehreren Geräten gleichzeitig low gezogen werden. Hardware PCI-Bus 10/

11 Signale des Busses (2) System Signal Art Beschreibung CLK in Takt RST# in Rücksetzen Adresse und Daten Signal Art Beschreibung AD(31:0) t/s Adress- und Datensignale (gemultiplext) C/BE(3:0)# t/s Befehls- und Byte-Enable-Signale (mux) PAR t/s Parity Hardware PCI-Bus 11/

12 Signale des Busses (3) Kontrolle Signal Art Beschreibung FRAME# s/t/s Initiator beginnt Transaktion IRDY# s/t/s Initiator bereit, Daten zu übernehmen TRDY# s/t/s Target bereit, Daten zu übernehmen STOP# s/t/s Target beendet Übertragung DEVSEL# s/t/s Target erkennt Adresse IDSEL in Auswahl des Geräts zur Initialisierung Fehlersignale Signal Art Beschreibung PERR# s/t/s Parity-Fehler SERR# o/d Systemfehler Hardware PCI-Bus 12/

13 Signale des Busses (4) Arbitrierung Signal Art Beschreibung REQ# s/t/s Bus-Anforderung GNT# in Bus-Gewährung Interrupt-Signale Signal Art Beschreibung INTA# o/d Interrupt (A) INTB# o/d Interrupt B INTC# o/d Interrupt C INTD# o/d Interrupt D Hardware PCI-Bus 13/

14 Interrupts Eigenschaften Die vier Interruptleitungen werden von Gerät zu Gerät permutiert, Geräte verwenden normalerweise nur INTA, die Abbildung bei PCI-Bridges und Host-Bridges auf die Leitungen des jeweils anderen Busses oder Controllers sind nicht im Standard definiert, das BIOS trägt im Config Space des Geräts ein, welcher Host-Interrupt dem Gerät zugeordnet ist, um Interrupt-Sharing zu ermöglichen, sind die Interrupts level getriggert. Hardware PCI-Bus 14/

15 Einige Signalverläufe Im Folgenden werden vier der wichtigsten Signalverläufe vorgestellt: Config-Write Schreiben in den Config-Space (Initialisierung), I/O-Write Schreiben auf eine I/O-Adresse (outb etc.), Config-Read Lesen aus dem Config-Space, I/O-Read Lesen von einer I/O-Adresse (inb etc.). Hardware PCI-Bus 15/

16 Config-Write Hardware PCI-Bus 16/

17 I/O-Write Hardware PCI-Bus 17/

18 Config-Read Hardware PCI-Bus 18/

19 I/O-Read Hardware PCI-Bus 19/

20 Anbindung des Prototypen Hardware PCI-Bus 20/

21 Anbindung des Prototypen (2) Hardware PCI-Bus 21/

22 Registerbelegung des Prototypen Hardware PCI-Bus 22/

23 Eigenschaften Füllstandsflags Flags bis Almost_Empty_Offset 0000 Almost_Empty_Offset + 1 bis Almost_Full_Offset Almost_Full_Offset bis Hardware PCI-Bus 23/