8 I/O-Datenverkehr: PCI-Varianten, Interrupt-Controller

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1 PCI-Bus 2. I/O-Datenverkehr: PCI-Varianten, Interrupt-Controller. PCI-Bus 2. Das Konzept des PCI-Bus benutzt bestimmte Begriffe, die zuerst erklärt werden sollen. Die Programme geben ihre Aufträge an die PCI-Controller, die nach der Übernahme der Auftragsparameter die Abwicklung eines Übertragungsauftrages selbständig initiieren (Initiator) und ausführen. Anders ausgedrückt: nur diese Schaltungen können Busmaster oder Master werden. Die Schaltung, an die sich der Busmaster zur Datenübertragung wendet, heißt Target. Es ist entweder ein anderer Busmaster oder eine passive Schaltung, die nur adressiert werden kann, d.h. die selbst nicht Initiator werden kann. Targets, die selbst nicht Initiatoren werden können, werden auch Slaves genannt. Der kürzeste Auftrag ist die Übertragung eines einzelnen Datenworts (Einzeldatenverkehr). Die Übertragung von Blöcken mit mehreren Datenwörtern (Blockdatenverkehr) belegt das Übertragungsmedium länger. Die Zahl der Wörter, d.h. die Länge der Datenblöcke muss verkehrsgerecht bemessen werden. Man nennt die Übertragung eines Datenblocks auch Burst. Beide Übertragungsarten erfordern eine genaue Festlegung von Signalen bzw. Signalfolgen, so dass die Übertragung zuverlässig ablaufen kann. Der genaue zeitliche Ablauf der Signale heißt Übertragungsprotokoll oder kurz Protokoll. Es legt die Vorschriften für jeden elementaren Übertragungsvorgang und deren Aneinanderreihung fest. Wenn mehrere Busmaster einen gemeinsamen Bus als gemeinsames Übertragungsmedium nutzen, dann wird es zu Benutzerkonflikten kommen, da jeweils nur einer das Medium benutzen kann. Man wird also eine Benutzerregel nach Vorrang festlegen, die den Konflikt löst. Auf dieser Basis kommt es dann zu einer Reihenfolgebildung der Übertragungen der Master. Die Arbitrierung Ein PCI-Controller meldet seinen Übertragungswunsch mit einem individuellen Request-Signal bei einem PCI-Arbiter an und erhält die Bewilligung seines Übertragungswunsches durch ein individuelles Grant-Signal. Im Beispiel von ergeben sich für die 4 PCI-Stecker auf den beispielhaften Motherboards vier Signalpaare am PCI-Arbiter. Man beachte, dass nicht nur PCI-Controller am PCI-Bus Initiator werden können. Auch der Prozessor bzw. in seinem Namen das Prozessor- im Memory- Controller-Hub und in dessen Namen das Hub- des I/O-Controller-Hub können eine Belegung des PCI-Bus anfordern. Deshalb erkennt man am Arbiter von Bild. noch ein zusätzliches Signalpaar. 23

2 PCI4 PCI PCI3 PCI PCI2 PCI4 PCI PCI3 PCI PCI2 PCI4 PCI PCI3 PCI PCI2 PCI-Bus 2. Initiator Target PCI- im I/O-Controller Prozessor PCI-Arbiter Bild.: Beispielhaftes Schema der Request/Grant Signale eines PCI-Arbiters (mit beispielhafter Bewilligung und nachfolgender Belegung) Der Rang, den ein PCI-Steckplatz in der Prioritätsreihenfolge der Bedienung hat, wird durch die Abfrageprozedur im Arbiter festgelegt. Vertiefung für Interessierte, kein Prüfungsstoff: Der PCI-Standard legt keine Regeln für die Realisierung des Arbiters fest. Ein beispielhaftes Verfahren gibt Bild.2 wider. CPU PCI PCI PCI Hauptabfragezyklus PCI PCI PCI Eingeschobener Abfragezyklus PCI PCI4 PCI2 PCI PCI PCI3 Bild.2: Graph der Abfragezustände für die Abfrageprozedur eines PCI-Arbiters Bild.2 zeigt einen Graphen, der die Abfragezustände (Kreise) und die Zustands- Übergänge (Pfeile) einer Abfrageprozedur definiert. Der Hauptabfragezyklus bestimmt das Verhältnis der Zuordnungen des PCI-Bus für den Prozessor und für die PCI-Controller. Der eingeschobene Abfragezyklus bestimmt, welcher PCI-Controller den PCI-Bus belegen darf. Die PCI-Signalpaare, die der Arbiter verarbeiten kann, sind in der Regel auf eine angenommene Höchstzahl ausgelegt, hier 6. Auf den Motherboards werden im Standardfall in der Regel weniger genutzt (z.b. 4 wie in Bild.). Das Verfahren entspricht der Weitergabe eines Tokens. Angenommen, kein PCI-Controller wartet auf Bedienung und eine Prozessor-Anforderung liege an und würde abgefragt und würde bedient und sei fertig. Dann wird das Token an den ersten Abfragezyklus der PCI- Controller weitergegeben, der es von Controller zu Controller weitergibt. 24

3 PCI-Bus 2. Einer habe mittlerweile eine Anforderung, die erkannt und bedient wird. Sobald sie fertig ist, wird das Token an den nächsten eingeschobenen Abfragezyklus weiter gegeben, und zwar an den ersten Controller, der dem aktuell bedienten folgt. Wenn ein Abfragezyklus mit oder ohne Abfrage-Erfolg wieder zum ersten abgefragten Controller zurückgekehrt ist, wird das Token ebenfalls an den nächsten eingeschobenen Abfragezyklus weiter gegeben, und zwar an den Controller, der dem ersten Controller des gerade erfolgten Umlaufs folgt. Das Verfahren verteilt bei Volllast die Chancen im Verhältnis zu 3 an die CPU und die PCI-Controller, und die Chancen der PCI-Controller untereinander sind gleich verteilt. (Ende der Vertiefung) Hat einer der PCI-Initiatoren ein /REQ-Signal aktiviert, dann wird er - je nach Lage der Requests der anderen - nach einer bestimmten Zeit die Aktivierung seines /GNT- Signals durch den Arbiter feststellen. Dann beginnt die Datenübertragungsphase. Die Datenübertragung Bild.4 stellt die Einzelwort-Datenübertragung an einem Beispiel dar. Adress/ Daten- Command- Control- /Frame vom Initiator PCI- AD(3:) C-/BE(3:) PAR /FRAME /DEVSEL IDSEL /REQ Control /GNT Arbitration CLK /RST System Control Error Report Master Device 64 Bit Extension Atomic Access Clock Control Test Control /INTA /INTB /INTC /INTD Interrupt Control PCI-Arbiter /Request /Grant /Device Select vom Target Takt Byteauswahl Commandwort Adresswort Datenwort Bild.3: Vereinfachtes Zeitdiagramm einer Einzelwort-Übertragung (PCI-Bus 2.) Maßgeblich für den zeitlichen Ablauf ist der Takt von 33MHz/33nsec (2.). Im Einzeldatenverkehr dauert die Datenübertragungsphase mindestens zwei Buszyklen. Im ersten Zyklus der Datenübertragungsphase sendet der PCI-Initiator ein Commandwort (z.b. Memory Read, Memory Write, I/O Read, I/O Write, Configuration Read, Configuration Write) auf den Signalleitungen C/BE[3:]. 2

4 PCI-Bus 2. Im zweiten Zyklus sendet der PCI-Initiator auf denselben Signalleitungen ein Wort, mit dem man einzelne Bytes auswählen kann, wenn kein ganzes Datenwort gemeint ist. Im ersten Zyklus der Datenübertragungsphase sendet der PCI-Initiator zusätzlich eine 32Bit-Adresse auf den Signalleitungen AD[3:]. Im zweiten Zyklus sendet die Datenquelle auf denselben Signalleitungen AD[3:] ein 32Bit-Datenwort. Adress/ Daten- Command- Control- Frame/ vom Initiator PCI- PCI-Arbiter Request/ Grant/ Device/ Select vom Target Byteauswahl Commandwort Adresswort Datenwort Takt Bild.4: Vereinfachtes Zeitdiagramm einer Burst-Übertragung (PCI-Bus 2.) Mit dem binären Signal /FRAME (Rahmen) zeigt der PCI-Initiator an, ob er die Datenübertragungsphase verlängern will, d.h. einen Datenblock im Burst-Modus übertragen will. /FRAME bleibt bis zum Beginn der Übertragung des letzten Datenwortes aktiv. Beim Einzeldatenverkehr muss /FRAME also vor dem zweiten Zyklus deaktiviert werden, weil das erste Datenwort auch das letzte ist. Mit dem /DEVSEL-Signal (device select) gibt das adressierte Target an, dass es die angelegte Adresse als eine eigene erkannt (= dekodiert) hat. Nach einer Datenübertragungsphase sollte der Bus für andere Teilnehmer freigegeben werden, um die Benutzungschancen fair zu halten. Das aktivierte /FRAME-Signal zeigt an, dass der Bus benutzt wird. Damit hat jeder PCI-Controller ein eindeutiges Merkmal, dass der Bus belegt ist. 26

5 PCI-Bus 2. Vertiefung für Interessierte, kein Prüfungsstoff: Möglichkeit der vorgezogenen Arbitrierung Der Initiator kann gleichzeitig mit der Aktivierung des /FRAME-Signals das /REQ-Signals deaktivieren. Das kann der Arbiter als eine Aufforderung nehmen, die aktuelle Bewilligung zu deaktivieren und die nächste Arbitrierungsentscheidung zu fällen und zu bewilligen. Der bewilligte PCI-Controller beobachtet die Belegung des Bus, bis alle Belegungsmerkmale (vor allem das /FRAME-Signal) deaktiviert sind. Dann beginnt er mit seiner Belegung. Durch die vorgezogene Entscheidung entsteht also kein Warten auf die Arbitrierungsentscheidung. Entzug des Bus bei geketteten Bursts Ein PCI-Initiator kann seine Anforderung aber auch aufrechterhalten, weil z.b. mehrere Bursts nacheinander auszuführen sind. Das bedeutet nicht, dass ihm die Benutzung des Bus nach der Bewilligung so lange erhalten bleibt, bis er seine Anforderung zurücknimmt. Da nur der Arbiter alle aktuellen Anforderungen kennt, darf nur er allein über die Belegung entscheiden. Wenn andere Anforderungen anliegen, wird er Fairness erzwingen und die Bewilligung bei der Aktivierung des /FRAME-Signales zurücknehmen und den in der Reihenfolge folgenden bewilligen. Am Ende der aktuellen Datenübertragungsphase geht der Bus an den Teilnehmer über, den der Arbiter neu bestimmt hat. Wegen der zyklischen Abfrage ist sicher, dass jede wartende Anforderung bei jedem Umlauf mindestens einmal bedient wird. (Ende der Vertiefung) Busblockaden Der Initiator oder das Target können den Bus monopolisieren und die Benutzung durch andere blockieren, weil Hardware-Fehler den Ablauf blockieren können. Solange die Steuerschaltung im Initiator fehlerfrei funktioniert, wird sie die Übertragungsaufträge, die sie von dem Betriebssystem im Sinne der Anwendungen erhält, auch umsetzen. Wenn sie einen besonders langen Übertragungsauftrag erhält, wird sie diesen auch weisungsgemäß ausführen. Es ist also die Aufgabe des Betriebssystems, die Aufträge so zu stückeln, dass keine zu langen Blockaden für andere entstehen. Wenn man trotzdem eine davon unabhängige Überwachung haben möchte, so muss man die Zeit beobachten, die eine Transaktion verbraucht. Setzt man dem eine Grenze und bricht die Transaktion beim Überschreiten des Grenzwertes ab, dann hat man damit ein Mittel, eine Blockade durch den Initiator zu verhindern. In diesem Sinne legt die PCI-Spezifikation die Funktion eines master latency timer im PCI-Controller fest. Der gültige Grenzwert wird durch Laden in ein Control- Register beim Hochfahren des Computers eingestellt. Sobald eine Transaktion beginnt, erhält der Timer (= Zähler) diesen Grenzwert als Anfangswert. Während der Transaktion wird der Zähler mit dem PCI-Bustakt heruntergezählt. Der Nullzustand bedeutet den Abbruch der laufenden Transaktion. Wird die Transaktion vorher ordnungsgemäß beendet, ist die Überwachung hinfällig und wird gestoppt. Der Anfangswert ist ein Merkmal, das vom Betriebssystem bestimmt wird, genau so, wie die Größe der Datenblöcke von ihm bestimmt wird. Beides muss aufeinander abgestimmt sein. Man stellt den Zähler-Grenzwert der Überwachung so ein, dass die Übertragung normaler Datenblöcke nicht als Blockade behandelt wird. 27

6 PCI-Bus 2. Soweit mögliche Blockaden durch den Initiator. Fehlfunktionen in einem Target können auch Blockaden hervorrufen. Die Überwachung des Targets erfolgt im Initiator. Nach Beginn einer Transaktion erwartet der Initiator als Reaktion die Aktivierung des /DEVSEL-Signals. Wenn das ausbleibt, ist das adressierte Target nicht erreichbar. Die Überwachung bricht die blockierte Transaktion ab. Es gibt noch weitere Regeln zur Überwachung des Targets, die aber hier nicht weiter diskutiert werden sollen. Interrupt-Request-Signale auf dem PCI-Bus (2.) Ein PCI-Controller muss ein Interrupt-Request-Signal aktivieren, um eine Ereignismeldung an die Programmsteuerung im Prozessor abzugeben. Im PCI-Konzept ist vorgesehen, dass ein PCI-Controller bis zu vier voneinander unabhängige Interrupt-Requests erzeugen kann, je nach der Komplexität der Funktionen, die er auszuführen hat. Die Funktionen der meisten PCI-Controller sind aber so begrenzt, dass nur ein einziger Interrupt-Request notwendig ist, der über die Interrupt-Request-Leitung /INTA übertragen werden muss. Das Prinzip der Veroderung der Interrupt-Requests der einzelnen PCI-Controller wird am Beispiel der Interrupt-Request-Leitung /INTA erklärt (Bild.). Es ist auf die anderen drei Leitungen sinngemäß übertragbar. PCI- Controller PCI- Controller 2 PCI- Controller n Interrupt-Controller INTA INTA2 INTAn Oder Oder Oder INTA = INTA oder INTA 2... oder INTA n V /INTA = /INTA und /INTA 2... und /INTA n V V INTA = INTA oder INTA 2... oder INTA n Bild.: Wired-OR-Verknüpfung am Beispiel der Interrupt-Request-Leitung /INTA Eine Oder-Verknüpfung von mehreren Variablen kann man durch eine Kettung von Oder-Verküpfungen realisieren, die zwei Variablen verknüpfen. Eine solche verkettete Verknüpfung wird notwendig, wenn die Variablen örtlich verteilte Einzelsignale sind, z.b. an PCI-Steckplätzen. Alle /INTA-Anschlusspunkte der Steckplätze und der verlöteten PCI-Controller auf einem Motherboard sind untereinander durch eine Leitung verbunden, an deren einem Ende der Eingang in den Interrupt-Controller liegt. 2

7 PCI-Bus 2. Sobald eine PCI-Steckkarte in einen Steckplatz gesteckt wird, entsteht eine Verbindung zwischen dem offenen Ausgang ihres INTA-Interrupt-Request- Transistors und dieser Leitung (rote Knoten in Bild.). Bei verlöteten PCI- Controllern ist die Verbindung durch das Verlöten entstanden. Jeder PCI-Controller, dessen Interrupt-Request-Transistor mit der Leitung verbunden ist, wird in dem Augenblick, in dem er einen Request aktiviert, die Interrupt-Request- Leitung mit Masse verbinden, d.h. auf ziehen. Das bedeutet, dass das Signal auf gezogen wird, wenn auch nur einer einen Interrupt Request erzeugt. Invertiert man das erzeugte Signal im Interrupt-Controller, dann erhält man den Sammel-Interrupt- Request INTA. Vertiefung für Interessierte, kein Prüfungsstoff: Variable, die die Werte oder annehmen können, werden als Schaltvariable bezeichnet. Man kann eine Variable positiv angeben, z.b. INTA, oder negiert, z.b. /INTA. INTA = bedeutet: Es liegt ein Interrupt Request vor. /INTA = bedeutet: Es liegt kein Interrupt Request vor. Hier interessiert die Bedingung dafür, dass /INTA = ist, also kein Interrupt Request vorliegt. Es liegt kein Request vor, wenn /INTA= und /INTA2= und..und /INTAn= sind, d.h. wenn der Ausdruck /INTA und /INTA2 und und /INTAn = wird. Ordnet man also diesen Ausdruck der Variablen /INTA zu, hat man eine Funktion, die genau festlegt, bei welchen Werten der Schaltvariablen INTAi ein Sammel-Interrupt-Request INTA vorliegt und bei welchen nicht. Die Zuordnung ergibt folgende Schaltfunktion: /INTA = /INTA und /INTA2 und und /INTAn Wenn man die Schaltfunktion für INTA haben will, muss man die negierte Schaltvariable /INTA durch eine Negation in die positive Schaltvariable INTA wandeln. Die Negation einer Schaltfunktion bedeutet, dass man beide Seiten der Zuordnung negiert: / (/INTA)= / (/INTA und /INTA2 und und /INTAn) Eine doppelte Negation hebt sich auf. Bei der Negation eines und/oder-verknüpften Ausdrucks werden alle Schaltvariablen negiert und und in oder und oder in und gewandelt (Inversionssatz der Schaltalgebra). Es ergibt sich: INTA = INTA oder INTA2 oder oder INTAn. (Ende der Vertiefung) PCI-Interrupt-Sharing Die Problematik der Offenbarung des Interrupt-Requests, der nach einem Sammel- Interrupt bedient werden soll, wird im PCI-Umfeld mit dem Begriff Interrupt-Sharing bezeichnet. Man braucht einen Identifikationszyklus für diese Offenbarung. Der Interrupt-Request INTA (bzw. INTB, INTC oder INTD) werden zusammen mit den ererbten Interupt-Requests - die es aus Gründen der Kompatibilität zu früheren Systemen immer noch gibt - im Interrupt-Controller zu einem Sammel-Interrupt an den Prozessor verarbeitet. In der Interrupt Acknowledge Phase wird der höchst priore von diesen zum Prozessor gemeldet. Wird INTA gemeldet, wird zur Interrupt Service Routine für INTA verzweigt. 29

8 PCI-Express Diese Routine hat die Aufgabe, das Statusregister jedes PCI-Controllers abzufragen, der an der Interrupt-Request-Leitung einen Request auslösen kann. Das Statusregister jedes abgefragten PCI-Controllers enthält pro Request-Leitung /INTi ein Pending-Interrupt-Request-Bit, dessen Zustand zeigt, ob ein Request anliegt..2 PCI-Express Der PCI-Express-Standard ist konzipiert als Nachfolge-Standard des PCI-Bus 2.. Seine prinzipielle Integration in das System zeigt Bild.6. PCI Express Graphics ATA serial HDD CPU Memory Hub I/O Hub Memory USB 2. Local I/O Mobile Docking PCI Express GByte Ethernet Add-in Switch PCI Express PCI Bild.6: PCI-Express mit Switch-IC als zentrale Verteiler-Einheit Man erkennt, dass der Chipsatz beide Standards nebeneinander bestehen lässt. Offensichtlich geht das PCI-Express-Konzept aber nicht mehr von einer Bus-Struktur aus, in der ein Arbitrierungsvefahren über die Belegung durch Controller entscheidet, die dann selbständig die Datentransfers ausführen. An diese Stelle tritt hier ein Switch-IC, das bitseriell übertragene Datenpakete von Punkt zu Punkt verteilt. Die Funktion entspricht also genau der, die in den Switch- Einheiten der LANs üblich ist. Das Switch-IC stellt die Verbindungen zwischen den PCI-Express-Sockeln und dem I/O-Hub her, wirkt also als Verteilerzentrale. An den Funktionen der Sockel-Pins kann man die Merkmale der Datenübertragung feststellen (Bild.7). Das wesentlichste Merkmal: drei differentiell übertragende Leitungspaare: ein Leitungspaar für den gemeinsamen Takt der Datenübertragungs-Paare, ein Leitungspaar für die Richtung vom Switch zum Stecker (output), ein Leitungspaar für die Richtung vom Stecker zum Switch (input). Die beiden Datenübertragungs-Leitungspaare werden zusammen als Lane bezeichnet. In der x-version gibt es nur ein Lane, in der x6-version gibt es 6 Lanes. 2

9 PCI-Express Tx HSOn HSOp HSIp HSIp Rx Rx HSIp HSOn Tx HSIp HSOp Bild.7: Beispiele für Stecker des PCI-Express mit x-datenübertragungspaar Der Takt hat eine Frequenz von 2, GHz. Da (wie im GBit/sec-Ethernet) eine zu-codierung für die Daten verwendet wird, ergibt sich eine effektive Datenrate von 2 MBit/sec vollduplex auf jedem Lane. Das gilt für die x-version. Die Versionen mit mehr Lanes haben höhere Datenraten. Angenommen, man hat eine x6version und einen Datenblock von n 6 Bytes. Wenn man je ein Byte der ersten 6 der Reihe nach auf die 6 Lanes verteilt, dann kann man in einer Taktperiode die ersten 6 Byte übertragen. Das lässt sich mit den folgenden 6 Byte wiederholen usw.. Man braucht also n Taktperioden, um n 6 Bytes zu übertragen. Vorausgesetzt, dass man im Empfänger die Bytes wieder in der richtigen Reihenfolge aneinander reiht. 2

10 PCI-Express Das geschilderte Verfahren ist das der x6-version. Diese ist also 6mal schneller als die x-version. Das Verfahren gilt sinngemäß auch für die x2, x4 usw. Versionen. Die Taktrate 2, GHz wird gesteigert werden. Man wird versuchen, sie möglichst nahe an GHz zu erhöhen, der theoretischen Grenze für Datenübertragung auf Kupfer. Um einen Einblick in die Bildung der Datenpakete zu bekommen, wird im Bild. die systematische Zusammensetzung dargestellt. Bild.: Bildung (Transmitter) und Rückbildung (Receiver) der Datenpakete im PCI- Express Wenn ein Datenpaket auf den Datenleitungen physikalisch übertragen wird (physikalische Übertragungsebene, physical layer), dann ist das eine Punkt-zu- Punkt-Übertragung. Das bedeutet, dass das Paket-Format auf dieser Ebene keine Weginformation bereithalten muss. Deshalb gibt es nur einen start-of-frame-delimiter und einen end-of-frame-delimiter. Das Paket wird von der übergeordneten Funktionsebene an die physikalische Ebene übergeben, damit es dort, mit den frame-delimitern versehen, übertragen wird. Die Hauptfunktion der übergeordneten Ebene (link layer) ist es, ein gesichertes Paket zu bilden. Die Link-Ebene bekommt ein ungesichertes Datenpaket von der ihr übergeordneten Funktionsebene. Dieses Paket enthält in einem Header im Wesentlichen die Datenpfad-Information. Daraus kann die Link-Ebene im Switch die Punkt-zu-Punkt- Daten ermitteln und entsprechend den Pfad schalten. Außerdem kann sie dem Paket Sicherungsdaten (packet sequence number, cyclic redundancy check-bits) hinzufügen, bevor es das so ergänzte Paket zur Übertragung weiter gibt. Die Link-Ebene im Empfänger nutzt die Sicherungsdaten zur Prüfung auf korrekte Übertragung. Die Transaktions-Ebene (transaction layer) ist dafür zuständig, dass geeignete Pakete für den dma-datenverkehr und den Interrupt-bezogenen Datenverkehr gebildet werden, die den vom Anwenderprogramm gewünschten Pfad realisieren. 22

11 PCI-X.3 PCI-X PCI-X verfolgt weiter das Konzept der wortweisen Übertragung auf einem Bus (Bild.9). Die Datenwortbreite ist 64 Bit mit differentieller Übertragungstechnik. An einem Bus kann immer nur eine maximale Anzahl von Sockeln (slots) angeschlossen sein (Bus-Segment). Wenn mehr Sockel gebraucht werden, braucht man eine PCI-X-to PCI-X-Bridge. Dadurch entstehen Bus-Segmente. Die maximale Anzahl der Sockel wird durch die Taktfrequenz festgelegt: 66 MHz: 4; MHz: 2; 33 MHz:. Für ICs, die auch an den Bus angeschlossen werden können, gelten andere Belastungsmerkmale als für Sockel. Deshalb können 3 Bridge-ICs an dem Segment mit 33 MHz angeschlossen sein. Bild.9: Strukturvarianten des PCI-X-Bus Das ist die PCI-Variante, die in Servern verwendet wird, z.b. im Hochleistungs- Server von HP in Kapitel 3. Die PCI-Varianten sind die heute hauptsächlich verwendeten Standards für universelle I/O-Schnittstellen. Sie dienen dem Datenverkehr, aber auch der Übertragung der Daten für die Interrupt Requests. Im Folgenden werden im Rahmen dieses Kapitels auch einige Konzeptmerkmale des Interrupt Controllers erklärt. 23

12 Das Programmable-Interrupt-Controller Konzept (PIC).4 Das Programmable-Interrupt-Controller Konzept (PIC) Szenarien für programmsteuernde Ereignismeldungen Sobald beim Ablauf eines Programms ein Auftrag für die Übertragung eines Datenblocks durch einen PCI-Controller entstanden ist, muss die Fertigmeldung abgewartet werden. Das Betriebssystem sorgt für ein geordnetes Anhalten und Fortsetzen des auftraggebenden Programms. Für den geordneten Ablauf eines Programms schafft man sich in Betriebssystemen eine Verwaltungseinheit, die man üblicherweise Prozess nennt. Diese Einheit wird repräsentiert durch Datenstrukturen, die den Bedarf an Betriebsmitteln (resources) und die Merkmale des aktuellen Programm-Ablaufzustands enthalten. Dort wird das Anhalten als Zustandsmerkmal festgehalten. Es kann nun nicht nur einen, sondern mehrere angehaltene Prozesse geben, die auf eine Fertigmeldung warten. Darunter kann es auch schon welche geben, für die eine Fertigmeldung anliegt, die aber zugunsten der höheren Priorität des gerade ablaufenden Prozesses noch nicht zum Zuge kommen können. Erst, wenn dieser anhält, kann der Wechsel zu einem wartenden erfolgen. Das ist das übliche Szenario in einem Multiprocessing-Betriebssystem. Das für die Auflösung des Wartezustandes maßgebliche Ereignis ist die Fertigmeldung. Jede dma-fähige Einheit, die selbständige einen Übertragungsauftrag abwickelt, kann jederzeit damit fertig werden und eine Fertigmeldung erzeugen. Die Fertigmeldung geschieht mit einem Interrupt-Request. In der Interrupt- Acknowledge-Phase kommt es zu einer Verzweigung zu einer Interrupt-Service- Routine, deren Ablauf den Ablauf des gerade ablaufenden Prozesses unterbricht. In Multiprocessing-Betriebssystemen kommt es über den Ablauf der Interrupt- Service-Routine zum Ablauf eines Betriebssystem-Teilprogramms, das Interrupt- Handler genannt wird. Hier interessiert nun, wie der Interrupt-Controller die einlaufenden Interrupt-Requests bewertet und den Start der Interrupt-Service-Routinen unterstützt. Das ererbte Konzept des Interrupt-Controllers Der Interrupt-Controller ist die Entscheidungs-Instanz, die den zu bedienenden Interrupt-Request auswählt und meldet. Zunächst muss eine geeignete Schnittstelle bereitgestellt werden, an der sich jeder Interrupt-Request jederzeit melden kann (Bild.). Das Konzept sieht vor, dass man eine Grund-Einheit mit Eingängen hat, die man kaskadieren kann. In Bild. werden nur zwei Grund-Einheiten kaskadiert. Bei einer vollständigen Kaskade wären die Ausgänge von Grund-Einheiten auf die Eingänge der zweiten Stufe geschaltet, so dass 64 Requests verarbeitet werden könnten. 24

13 Das Programmable-Interrupt-Controller Konzept (PIC) IRQ IRQ9 IRQ IRQ IRQ2 IRQ3 IRQ4 IRQ Interrupt Request Register Erweiternder Interrupt- Controller (slave) Bild.: Kaskadierung von elementaren Interrupt-Controller-Einheiten Die ankommenden Interrupt-Requests werden einzeln in einem Register gespeichert, bis die Bedienung durch den Prozessor beginnt und die Anforderung auf Bedienung zurückgesetzt werden kann. Das Register heißt Interrupt-Request-Register. Sobald ein beliebiger IRQ am Eingang des Controllers entsteht, löst das einen Interrupt- Request am Prozessor aus, der einen Interrupt-Acknowledge-Zyklus auslöst. Der Interrupt-Acknowledge-Zyklus führt zur Übertragung des Interruptvektors, der die Nummer des höchstprioren Interrupt-Request angibt. Die Entscheidung über den höchst-prioren Interrupt-Request O D E R Sammel- Interrupt- Request Grundlage der Entscheidung ist eine eindeutige Rangfolge der Interrupt-Requests. Zusätzlich ist maßgeblich, ob man eine ablaufende Interrupt-Service-Routine wieder unterbrechen darf. Nimmt man an, dass eine ablaufende Interrupt-Service-Routine nicht unterbrochen werden kann, dann wartet man das Ende ihres Ablaufs ab und ermittelt danach, welcher dann in der Rangfolge der erste ist und meldet seinen Interrupt-Vektor. Im Interrupt-Request-Register ist eine eindeutige Rangfolge definiert (Bild.). IRQ IRQ IRQ2 IRQ3 IRQ4 IRQ IRQ6 IRQ7 Interrupt Request Register Basis- Interrupt- Controller (master) O D E R Sammel- Interrupt- Request INTR CPU IRQ IRQ IRQ IRQ9 IRQ IRQ IRQ2 IRQ3 IRQ4 IRQ IRQ3 IRQ4 IRQ IRQ6 IRQ7 Im PIC-Konzept legt man die Rangfolge gemäß dem nebenstehenden Schema fest. IRQ hat die höchste Priorität. Durch das Einschieben der Slave-Kette ergibt sich folgende Prioritätsreihenfolge: IRQ, IRQ, IRQ,..., IRQ, IRQ3,.., IRQ7 mit insgesamt Interrupt-Requests. Bild.: Rangfolge der Interrupt-Requests Für das Konzept mit Unterbrechungsmöglichkeit reicht dieser Ansatz nicht. 2

14 Das Programmable-Interrupt-Controller Konzept (PIC) Man braucht eine zusätzliche Struktur, die erkennbar macht, welche Interrupt- Service-Routinen ablaufen und in welcher Reihenfolge sie unterbrochen wurden. Hierzu kann man das Register, in dem man sich die noch nicht bedienten Requests merkt, um ein Register ergänzen, in dem man sich die bedienten Requests merkt. Das hinzugefügte Register wird Interrupt-Service-Register genannt. Die Rangfolge ist die gleiche wie im Interrupt-Request-Register (Bild.2). IRQ IRQ IRQ IRQ9 IRQ IRQ IRQ2 IRQ3 Rangfolge in der Warteschlange IRQ4 IRQ IRQ3 IRQ4 IRQ IRQ6 IRQ7 Merker für die noch nicht bedienten Interrupt Requests Merker für die bedienten Interrupt Requests Bild.2: Registerpaar zur Registrierung der bedienten bzw. unterbrochenen Interrupt-Requests und der noch nicht bedienten Interrupt-Requests; die Ordnung der aktuellen Einträge nach der Rangfolge ergibt die Bedienungsreihenfolge. Der Zustand der Einträge (Merker) in den beiden Registern erklärt eindeutig, in welcher Reihenfolge die wartenden Einträge bearbeitet werden müssen (Bild.2). Alle Einträge ordnen sich in der angenommenen Rangfolge zu einer Warteschlange. Der oberste Eintrag in der Warteschlange ist derjenige, dessen Interrupt-Service- Routine im Augenblick abläuft. Er entscheidet über die Anforderungen, die eine noch höhere Priorität haben und die aktuell ablaufende Routine unterbrechen können. - Sobald der Eintrag am Ende des Ablaufs der Routine aus der Warteschlange verschwindet, ist der nächste in der Rangfolge eindeutig. Das kann ein wartender Request sein oder eine unterbrochene Interrupt-Service-Routine. Vertiefung für Interessierte, kein Prüfungsstoff: Die Entwicklung der PC-Technik brachte es mit sich, dass bestimmte Interrupt-Requests IRQi für bestimmte Anwendungsfunktionen reserviert wurden (Bild.3). Das Betriebssystem kann beim Hochfahren des Computersystems feststellen, welche davon konkret benutzt werden. Nur die nicht belegten kann und wird es den PCI-Interrupt-Requests zuordnen, die von INTA bis INTD gebraucht werden. 26

15 Das Programmable-Interrupt-Controller Konzept (PIC) Bild.3: Zweckbestimmung geerbter Interrupt-Requests generic = allgemein verwendbar, also für PCI-Interrupt-Requests verwendbar (Ende der Vertiefung) Ein beispielhaftes Szenario zur Verdeutlichung der Warteschlangenbedienung IRQ: Interrupt Request, IRR: Interrupt Request Register, ISR: Interrupt Service Register. Referenz: aktuell höchst priore Anforderung. IRQ3 entsteht und aktiviert sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass er sofort bedient werden kann Deshalb wird das entsprechende Bit in ISR aktiviert, in IRR deaktiviert. Die Service-Routine für IRQ3 wird gestartet IRQ9 entsteht und aktiviert sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass er eine höhere Priorität hat. Damit hat er die Berechtigung zur Unterbrechung der gerade ablaufenden Service-Routine für IRQ3. Das entsprechende Bit in ISR wird aktiviert, das in IRR deaktiviert. Die Service-Routine für IRQ3 wird durch den Start derjenigen für IRQ9 unterbrochen

16 Das Programmable-Interrupt-Controller Konzept (PIC) IRQ entsteht und setzt sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass seine Priorität kleiner ist. Damit hat er keine Berechtigung zur Unterbrechung. Es ergibt sich die (nach fallender Priorität geordnete) Warteschlange: IRQ (nicht bedient) und IRQ3 (bedient/unterbrochen) IRQ4 entsteht und setzt sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass seine Priorität kleiner ist. Damit hat er keine Berechtigung zur Unterbrechung. Es ergibt sich die Warteschlange: IRQ, IRQ3, IRQ Die Service-Routine für IRQ9 ist fertig, d.h. das Bit von IRQ9 in ISR wird deaktiviert. Damit kommt es zur Bildung einer neuen Referenz und einem neuen Vergleich mit ihr. Das Ergebnis ist, dass IRQ die höchste Priorität hat. Seine Service-Routine wird gestartet. Es ergibt sich die Warteschlange IRQ, IRQ Erst wenn die Service-Routine für IRQ ihr Bit in ISR deaktiviert, geht es mit dem von IRQ3 weiter. Erst, wenn dessen Routine beendet ist und sein Bit in ISR deaktiviert wurde, wird IRQ4 bedient. Das Verfahren wird von Intel als fully nested mode bezeichnet. Das diskutierte Beispiel zeigt, dass nieder priore Interrupt Requests durch höher priore beliebig verdrängt werden können. Das ergibt sich zwangsläufig aus der prioritätsabhängigen Bedienung der Warteschlange. Ein faireres Verfahren wäre, jedem Request zu garantieren, dass er innerhalb einer gewissen Zykluszeit zur Bedienung käme wie z.b. beim PCI-Arbiter. Auch eine solche Betriebsart ist im PIC-Konzept vorgesehen, soll hier aber nicht diskutiert werden. Der prozessorinterne Kontextwechsel bei der Bedienung von Interrupts Immer dann, wenn man den Ablauf eines Programms unterbricht (d.h. einen gerade ablaufenden Prozess unterbricht), dann muss die Ablaufsteuerung dafür sorgen, dass der Ablaufzustand nicht verloren geht. Wie soll man sonst korrekt fortsetzen? Auf der Register-Transfer-Ebene wird der Programmzustand durch den Zustand der Prozessor-Register definiert. Der Registersatz des Pentium4 soll als Beispiel dienen. In jedem Fall ist die Rettung des Instruction Pointers notwendig. - Die Rettung der anderen Register kann man davon abhängig machen, ob sie bei Ablauf der Interrupt-Service-Routine verändert werden. Deshalb sorgt die Ablaufsteuerung dafür, dass der Instruction-Pointer bei einem Interrupt automatisch gerettet wird. Die anderen Register muss man bei Bedarf mit Befehlen retten. 2

17 Das Programmable-Interrupt-Controller Konzept (PIC) EAX, EBX, ECX und EDX sowie ESI und EDI können als Arbeitsregister für Operanden oder als Indexregister für Zeiger (Pointer auf Variable) verwendet werden. Das Stackpointer-Register wird ergänzt durch das spezielle Basepointer-Register, das der Rettung des Stackpointer-Zustandes unmittelbar nach einem Programm-Kontext-Wechsel dient. Das Instruction-Pointer-Register enthält das wichtigste Merkmal des Programmablaufzustandes. Das Prozessor Status Wort ist genau so wichtig wie die Register, die Verarbeitungsergebnisse aufnehmen; denn es enthält Zustandsbits der Verarbeitung. EAX EBX ECX EDX ESI EDI Stackpointer Basepointer Instructionpointer Für die Rettung wird ein Speicher mit einer besonderen Zugriffstechnik verwendet, der Stack. Der Stack wird durch Reservierung einer bestimmten Anzahl von Speicherzellen (Stacklänge) im Hauptspeicher realisiert. Man kann den Stack so konzipieren, dass er ausgehend vom kleinsten möglichen Adresswert gefüllt wird. Der andere Ansatz, von dem höchsten Adresswert auszugehen und den Stack in Richtung kleiner werdender Adresswerte zu füllen, ist genau so brauchbar. (Intel- Prozessoren für PCs) Anfangszustand des Stackpointer = Basisadresse + Länge des Stack Processor Status Word Basisadresse Zu Beginn der Benutzung des Stacks zeigt der Stackpointer auf den obersten Rand des Stack. Der Stackpointer wird dekrementiert und das erste Wort gespeichert. Die nächsten Wörter werden auf die gleiche Art gespeichert. Wenn man den Prozessorzustand wieder herstellen will, muss man in der umgekehrten Reihenfolge lesen (Last In-First Out). Der Stackpointer wird nach jedem Lesevorgang durch Inkrementierung aktualisiert. automatisches Retten Push PSW Push AX Push BX Push CX Instruction Pointer PSW AX BX CX Return Pop PSW Pop AX Pop BX Pop CX Die Interrupt-Service-Routine wird mit dem Return-Befehl verlassen, und das unterbrochene Programm wird fortgesetzt. 29

18 Das Advanced Programmable Interrupt Controller-Konzept Vertiefung für Interessierte, kein Prüfungsstoff:. Das Advanced Programmable Interrupt Controller-Konzept Die bitserielle Übertragung von Interrupt-Merkmalen Das herkömmliche Konzept hat ein besonderes Merkmal: der einzige Interrupt-Controller und der einzige Prozessor ergeben eine feststehende Punkt-zu-Punkt-Übertragung des Sammel-Interrupt-Request bzw. des Interrupt-Vektors in der Acknowledge-Phase. Dieses Konzept ist für Mehrprozessor-Systeme ungeeignet. Dort können Interrupt Requests auch von den Prozessoren ausgehen. Jeder Prozessor sollte also über eine Interrupt-Controller-Funktion verfügen, die sowohl die Prozessor- als auch die I/O-Interrupts verarbeitet. Die Einheit für diese Funktion soll als lokaler Interrupt-Controller bezeichnet werden. Um die Interrupt-Requests geeignet zu übertragen, braucht man ein geeignetes Übertragungssystem (Bild.4). Bild.4: APIC-Signalführung (Schnittstellen zu zwei Prozessoren und einem IOAPIC) PICD[] und PICD[] sind die Signale zur seriellen Datenübertragung von Interruptmerkmalen zwischen beliebigen Bus-Agenten und PICCLK dient der Taktung der Übertragung. LINT und LINT (local apic interrupt) sind zusätzliche lokale binäre Interrupteingänge. Der Prozessor kann den APIC-Modus ignorieren. Wenn er so eingestellt ist, hat LINT die Bedeutung von INTR (Sammel-Interrupt-Request wie oben eingeführt) und LINT von NMI (nonmaskable interrupt). Im APIC-Modus werden diese beiden lokalen Interrupts und die über den APIC-Bus über den lokalen Interrupt-Controller kommenden Interrupts zu den lokalen Eingriffen in die Programmsteuerung verarbeitet. Arbitrierung bei einem bitseriellen Bus Zum ersten Mal erscheint hier ein Beispiel, dass mehrere Busteilnehmer sich über die Benutzung eines bitseriellen Bus einigen müssen. Die Einigung muss die serielle Arbeitsweise mit einbeziehen. Die Meldungen heißen hier Messages. Einige Beispiele für das Message-Format: EOI-message: Rückmeldung zu einem I/O-APIC, dass ein Interrupt Request vom Ziel- Prozessor akzeptiert wurde (4 Bitzyklen). Short message: Meldung eines Interrupt Requests (2 Bitzyklen). Remote read message: Ein lokaler APIC interessiert sich für den Inhalt eines Registers in einem anderen lokalen APIC (39 Bitzyklen). 22

19 Das Advanced Programmable Interrupt Controller-Konzept Alle APICs arbeiten synchron, d.h. jeder erkennt zum gleichen Zeitpunkt den Beginn einer Meldung. Alle müssen danach die Synchronität bewahren, um das Ende der aktuellen Meldung und damit den Beginn der nächsten zu erkennen. Es gibt keine Übertragungspausen. Der Trick bei der Bestimmung des höchstprioren Busagenten liegt in der Behandlung der ersten Bits (genauer Bit 2 bis Bit ). Während dieser Bitzyklen senden alle Agenten, die den Bus benutzen wollen, ein Binärmuster, das ihre aktuelle Priorität als Dualzahl angibt. Jeder Teilnehmer hat eine eindeutige Prioritätszahl, d.h. er teilt sie mit keinem anderen. Angenommen, die Agenten sind in Sinne eines wired-or verbunden. Wenn auch nur einer einen High-Pegel ( in der Zahl) erzeugt, setzt sich der High-Pegel durch. Alle, die ein Low ( in der Zahl) zu erzeugen versuchen, ziehen sich dann (und nur dann) zurück. Wenn man dieses Verfahren für alle Bits anwendet, bleibt ein einziger Agent übrig. Haben die gesendeten Bits fortlaufend eine kleinere Stellenwertigkeit, so setzt sich derjenige durch, der den größten Dualzahlenwert hat, weil fortlaufend die en bevorzugt werden. Im Bild. wird ein Ablauf-Beispiel gegeben. Es gibt drei Busagenten: den lokalen APIC (Priorität ) und den lokalen APIC2 (Priorität 2) sowie den IOAPIC (Priorität 3). Es ergibt sich, dass durch das Rückzugsverfahren der IOAPIC übrig bleibt, weil er die höchste Priorität hat. Wenn er bedient wurde, werden die Prioritäten neu vergeben. Der gerade bediente erhält die kleinste Prioritätszahl, die Prioritätszahlen der anderen werden um erhöht. Damit rotiert auch hier die Priorität im Sinne einer gleichmäßigen Bedienung. Selbst wenn keine Anforderungen anliegen, müssen die jeweils höchstprioren doch für die Sendung einer Meldung sorgen, damit der Zyklus der Arbitrierung immer wieder angeboten wird. APIC-Clock Local APIC Rückzug Local APIC 2 Rückzug IOAPIC Bild.: Arbitrierungsverfahren zwischen drei APIC-Busagenten mit Hilfe eines wiredor (Ende der Vertiefung) Kein Rückzug Kein Rückzug Kein Rückzug 22