Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen

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1 Universität Rostock Fakultät für Informatik und Elektrotechnik Institut für Angewandte Mikroelektronik und Datentechnik Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen Verteidigung der Dissertation zur Erlangung des akademischen Grades Doktor-Ingenieur (Dr.-Ing.) der Fakultät für Informatik und Elektrotechnik der Universität Rostock Dipl.-Ing. Rostock, den 5. Dezember

2 Übersicht Motivation Leckströme in Nanometer-Technologien Grundlagen Leckstromarten Bekannte Ansätze zur Reduzierung des Leckstroms Der Mixed Gates -Ansatz Grundidee Anforderungen an den neuen Ansatz Resultate Zusammenfassung und Ausblick 2

3 Motivation Problem: Energieverbrauch Kontinuierlich steigende Leistungsanforderungen Steigender Energieverbrauch technischer Geräte Heute: Energieverbrauch ist ein Hauptproblem Großer Energieverbrauch führt zu: Reduzierte Betriebsdauer Höheres Gewicht (Akkus) Geringere Mobilität Hoher Kühlungsaufwand Steigende Betriebskosten Geringere Ausfallsicherheit 3

4 Motivation MOS-Transistor als Wasserhahn Geöffnet: Stromfluss Dynamischer Energieverbrauch Bisher dominierend Gesperrt (ideal): Kein Stromfluss Kein Energieverbrauch Gesperrt (real): Trotzdem Stromfluss (Leckströme) Energieverbrauch 4

5 Motivation Vorhersagen Energieverbrauch [Wh] (100 mm² Chip) Dynamischer Energieverbrauch Energieverbrauch durch Leckströme 90 nm 65 nm 45 nm 32 nm 22 nm 16 nm Technologie S. Borkar (Intel), 05 5

6 Grundlagen Struktur integrierter Schaltungen Berechnungsaufgabe Umwandlung in Logikgatter (Synthese) Gattereigenschaften: Verzögerungszeit Energieverbrauch: Pro Operation Durch Leckströme Weitere... Gatter aufgebaut aus Transistoren Transistoren bestimmen die Gattereigenschaften. Y = A+B 6

7 Grundlagen Der subthreshold leakage Schwellspannung V th Transistor-Eigenschaft Wenn: Gate-Source -Spannung V gs größer als V th Stromfluss zwischen Drain und Source Source V gs > V th Gate Drain 7

8 Grundlagen Der subthreshold leakage Schwellspannung V th Transistor-Eigenschaft Wenn: Gate-Source -Spannung V gs größer als V th Stromfluss zwischen Drain und Source Wenn: V gs kleiner als V th (ideal) kein Stromfluss 8

9 Grundlagen Der subthreshold leakage Schwellspannung V th Transistor-Eigenschaft Wenn: Gate-Source -Spannung V gs größer als V th Stromfluss zwischen Drain und Source I sub Wenn: V gs kleiner als V th (ideal) kein Stromfluss Subthreshold leakage I sub Leckstrom zwischen Drain und Source wenn V gs < V th Verursacht durch: Diffusion Thermionische Emission hohe Konzentration Diffusion niedrige Konzentration 9

10 Grundlagen Einfluss von V th Schwellspannung V th : Einfluss auf subthreshold leakage Einfluss auf Verzögerungszeit der Logikgatter Leckstrom [na] Inverter (BPTM 65 nm) I sub Verzögerungszeit 0,25 0,27 0,29 0,31 0,33 0,35 0,37 Schwellspannung V thnmos [V] Verzögerungszeit [ps] 10

11 Grundlagen Der gate oxide leakage Tunneleffekt Elektromagnetische Welle trifft auf Barriere: Reflektion + Eindringen in Barriere 11

12 Grundlagen Der gate oxide leakage Tunneleffekt Elektromagnetische Welle trifft auf Barriere: Reflektion + Eindringen in Barriere Bei ausreichend geringer Dicke: Welle durchdringt Barriere teilweise (Elektronen tunneln durch Barriere) I gate Gate oxide leakage I gate In Nanometer-Transistoren (T ox < 2 nm) Elektronen tunneln durch Gateoxid Leckstrom 12

13 Grundlagen Einfluss von T ox Gateoxiddicke T ox : Einfluss auf gate oxide leakage Einfluss auf Verzögerungszeit Inverter (BPTM 65 nm) Leckstrom [na] I gate 1,4 1,6 1,7 1,8 2,0 2,2 Verzögerungszeit Verzögerungszeit [ps] Dicke des Gateoxids T ox [nm] 13

14 Bekannte Techniken Dual-V th th /T ox ox -Ansätze Verwendung von zwei unterschiedlichen Gattertypen: LVT / LTO -Gatter Gatter Gatter bestehend aus aus low-v low-v th - th -oder low-t low-t ox -Transistoren ox Niedrige Schwellspannung bzw. bzw. dünne dünne Oxidschicht Für Für zeitkritische Bereiche Hoher Hoher Leckstrom HVT / HTO -Gatter Gatter Gatter bestehend aus aus high-v high-v th - th -oder high-t high-t ox -Transistoren ox Hohe Hohe Schwellspannung bzw. bzw. dicke dicke Oxidschicht Für Für zeitunkritische Bereiche Geringer Leckstrom Leckstromreduzierung bei konstanter Performance! 14

15 Bekannte Techniken Dual-V th th /T ox ox -Schaltung LVT- oder LTO-Gatter Kritischer Pfad HVT- oder HTO-Gatter 15

16 Bekannte Techniken Dual-V th th /T ox ox -Probleme 1/2 100% Anteil am Leckstrom 80% 60% 40% 20% 0% c432 c1355 c1908 c7552 switch c3540 HVT-Gatter LVT-Gatter LVT-Gatteranzahl Beispiel-"Dual-V th "-Schaltungen [Han99, Sil06c] LVT/LTO-Gatter haben (relativ) hohen Anteil am Leckstromverbrauch 16

17 Bekannte Techniken Dual-V th th /T ox ox -Probleme 2/2 Gatteranzahl (nur LVT) 60% 50% 40% 30% 20% 10% 0% Ca. 80 % der LVT-Gatter 0,99-0,8 0,8-0,6 0,6-0,4 0,4-0,2 0,2-0,01 0 c432 c1355 c1908 c7552 switch c3540 Relatives "Zeitpolster" der LVT-Gatter Ca. 80% aller LVT-Gatter sind schneller als nötig Leckstrom unnötig groß 17

18 Neu: Der Mixed Gates -Ansatz Grundideen Bisher: Dual V th /T ox Einzelne Gatter nur nur mit mit einem Transistortyp Transistoren unterscheiden sich sich nur nur in in V th oder th T ox ox Zwei Gattertypen NEU: Mixed Gates [Sil04b] Einzelne Gatter mit mit unterschiedlichen Transistortypen Transistoren unterscheiden sich sich in in V th und th undt ox ox Drei DreiGattertypen 18

19 Neu: Der Mixed Gates -Ansatz Neue LVT/LTO -Gatter 1/2 Wie Leckstromreduzierung bei konstanter Gatterverzögerungszeit? VDD Eingänge Ausgang C Last R 2R t 0 1 : Verzögerungs-zeit für Laden von C Last t 1 0 : Verzögerungs-zeit für Entladen von C Last GND t 0 1 < t 1 0 Aber: Nur maximale Verzögerungszeit in Designphase der Schaltung interessant! 19

20 Neu: Der Mixed Gates -Ansatz Neue LVT/LTO -Gatter 2/2 Lösung: Anpassung der Verzögerungszeiten durch Transistoren mit niedrigem Leckstrom high-v th /T ox R2R 2R t 0 1 = t 1 0 low-v th /T ox Konstante maximale Verzögerungszeit Durchschnittlicher Leckstrom reduziert 20

21 Neu: Der Mixed Gates -Ansatz Dritter Gattertyp Problem: Bisher nur zwei Gattertypen Mehr Leckstrom als nötig Lösung: Dritter Gattertyp über unterschiedliche Transistortypen high-v th /T ox Größerer Freiheitsgrad Gleichbleibende Herstellungskosten (einmaliger Mehraufwand für Gatterbibliothek) low-v th /T ox 21

22 Neu: Der Mixed Gates -Ansatz Mixed Gates NAND2 low-v low-v th oder th /Tlow-T ox ox high-v th th oder /T ox high-t ox LVTO-Gatter F-MG-Gatter MG-Gatter HVTO-Gatter Verzögerungszeit Minimal Minimal Mittel Maximal Leckstrom Sehr groß Groß Mittel Gering 22

23 Neu: Der Mixed Gates -Ansatz Mixed Gates Schaltung F-MG-Gatter MG -Gatter Kritischer Pfad HVTO -Gatter 23

24 Anforderungen an neuen Ansatz Designflow Formale Beschreibung Synthese Umwandlung in in Logikgatter Gatterbibliothek Kapitel 6, 6, [Sil07a] Zuweisung der der Gattertypen Kapitel 7, 7, [Sil06a] Transistormodelle Kapitel 5, 5, [Sil05c] Layout Layout Fertigung 24

25 Anforderungen an neuen Ansatz Gatterbibliothek Designregeln für gemischte Gatter Modell zur zur Berechung von von Verzögerungszeit und und Leckstrom Regelwerk für für Erstellung einer Mixed Gates -Gatterbibliothek VDD In T P,n T P,n-1 T P,1 T n V int,n_ms T C int,n n-1 V int,n-1_ms C int,n-1 V int,2_ms Out C load T 1 α /2 ( ) C t = V P V V V V load ph3 V, 2 d,lin,n >V DD/2 out ph v DD p th p I ph3 = C load ( [ 1 γ η ] η ') V P V V + + V + V out, ph2 v, n DD p n n n d, lin, n th, n I ph2 α n/2 P W I V V V ( ) cstack, α /2 stack stack ph4 = DD th, stack, ph4 out _ aver, ph4 Pvstack, L Pcstack, W V = V DD V th, stack ' + γstack V s, stack, ph4 + ηstack Pvstack, nl n out _ aver, ph4 α stack/2 25

26 Ergebnisse Pre-Layout Layout-Simulationen 1/2 Reduzierung des Leckstroms 80% 60% 40% 20% 0% "Mixed Gates"- gegenüber unmodifizierter Schaltung (konstante Performance) c432 c499 c880 c1355 c1908 c2670 c3540 c5315 c6288 c % Testschaltungen [Han99] 65 nm -Technologie bei 0,9 V 26

27 Ergebnisse Pre-Layout Layout-Simulationen 2/2 "Mixed Gates"- gegenüber "Dual-V th /T ox " Schaltung (konstante Performance) Reduzierung des Leckstroms 30% 20% 10% 0% c432 c499 c880 c1355 c1908 c2670 c3540 c5315 c6288 c % Testschaltungen [Han99] 65 nm -Technologie bei 0,9 V 27

28 Zusammenfassung Mixed Gates -Ansatz Unterschiedliche Transistortypen innerhalb der der Gatter Drei Drei verschiedene Gattertypen Reduzierung der der zwei zwei größten Leckstromkomponenten Leckstromreduzierung bei bei konstanter Performance: Bis Bis zu zu Faktor 5 (unmodifizierte Schaltungen) Durchschnittlich % ( Dual-V th /T th /T ox -Schaltungen) ox Vereint Vorteile von von Ansätzen auf auf Transistor- und und Gatterebene 28

29 Zusammenfassung Weitere Ergebnisse Umfassende Einführung in Leckstromproblematik Betrachtungen im Gesamtkontext des neuen Ansatzes in aktuellen Nanometer-Technologien Analyse der Technologie-Parameter Regelwerk zur Generierung einer Gatterbibliothek Erweiterter Algorithmus zur Zuweisung der Gattertypen Analysen zur Anwendbarkeit von Evolutionsstrategien Untersuchungen zu Grenzen der Leckstromreduzierung bei konstanter Performance 29

30 Ausblick Analyse des Einflusses neuer Technologien (bspw. high-k - Materialien, metal gates, ) Kombination mit weiteren Techniken (bspw. Dual-V DD, sleep transistor, ) Untersuchung des Einflusses von Parametervariationen Mixed Gates -Layout in kommerzieller Technologie 30

31 Universität Rostock Fakultät für Informatik und Elektrotechnik Institut für Angewandte Mikroelektronik und Datentechnik Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen Verteidigung der Dissertation zur Erlangung des akademischen Grades Doktor-Ingenieur (Dr.-Ing.) der Fakultät für Informatik und Elektrotechnik der Universität Rostock Dipl.-Ing. Rostock, den 5. Dezember