OFET für Electrophoretic Displays

Transkript

1 für Electrophoretic Displays Quelle: J. of Displ. Techn. 3 (27) 57 Page 1

2 für AMOLED Quelle: Plastic Electronics Conf. 21 Page 2

3 Sony Mai 21: Rollable OTFT driven OLED display : L=5µm µ=.4cm 2 /Vs I on /I off = 1 6 Größe: 4.1 inch wide; 8µm dick Pixelzahl: 432x24xRGB pixel Pixelgröße: 21µmx21µm Auflösung: 121ppi (pixel per inch) Max. Leuchtdichte: >1cd/m 2 Kontrast: >1:1 Min. Krümm.-Rad.: 4mm Treiberschaltung: 2T-1C Page 3

4 Charge trapping memory Au NP PVP ca. 4nm Quelle: Nano Letters 1 (21) 2884 Page 4

5 Floating gate Quelle: Science vol. 326, p.1516 Sekitani AlO x (4nm)/SAM (2nm) L=5µm, w=5µm Page 5

6 Floating gate Strom durch Isolator Page 6 Quelle: Science vol. 326, p.1516 Sekitani

7 13.56 MHz RFID tag Logik Modulation Quelle: Plastic Electronics Conf. 21 Page 7

8 Schottkydiode 3nm 5MHz: A diode =1µmx17µm R L =5kW; C L =47nF; V supply =1V; V A =18V Quelle: Nature Mat. 4 (25) 597 Page 8

9 Digitale Schaltungen MOS-basiert statische Techniken dynamische Techniken NMOS PMOS CMOS d-mos CCD Page 9

10 CMOS (complementary MOS) - Inverter V out Problem für - Inverter: V in p und n-kanal s mit einstellbarer V th auf einem Substrat Page 1

11 Inverter Kenngrößen Statische Kennwerte: Ausgangs Low-Pegel V OL Ausgangs High-Pegel V OH midpoint VoltageV M Verstärkung (gain) = Vout/ Vin V trip Differenz zwischen gain = -1 Ausgangsstrom High-Zustand I DD (OH) Ausgangsstrom Low-Zustand I DD (OL) statische Leistungsaufnahme V out dynamische Kennwerte: Leistungsaufnahme beim Schalten Verzögerungszeiten Noise margin (Reserve Signal- zu Rauschpegel) V trip V in Page 11

12 Transistor Parameters bottom contact device d C ox 5.3 n m " -2 ox ox n F c m 4.1 semiconductor properties 3. e V, E 2. e V g N 5 1 c m A c m V s d L 3 n m 5µ m sc I D [A] L=5µm, w=1µm V DS =-3V N if [cm -2 ] 1x1 12-1x1 12-5x V GS Page 12

13 Diode load inverter (PELS p-channel enhancement load saturation) 3 V out p-kanal Anreicherungstyp V th < V V DS > V GS -V th Last in Sättigung Treiber weit und kurz, Last schmal und lang gain [1] =(w/l) Treiber /(w/l) Last V in 4 =(w/l) Treiber /(w/l) Last V in Page 13

14 PELT p-channel enhancement load triode 3 2 V out 1 V ee N '' if [cm-2 ] V ee > V -> V DS < V GS -V th -> linearer Bereich gain [1] V in N '' if [cm-2 ] V SS V in Page 14

15 zero V GS load inverter PDLT (p-ch. depletion mode technology) V out drive: L=5µm, w=1µm load: L=5µm w load [µm] N it [1 12 cm -2 ] Modifikation der Schwellspannung durch Grenzflächenzustände N it gain [1] V in drive: L=5µm, w=1µm load: L=5µm w load [µm] N it [1 12 cm -2 ] V in Page 15

16 Vergleich der Invertertypen dynamisch V in V out V PELT (V ee =1.V) PELS PDLT time [ms] Page 16

17 PDLT-Inverter mit Doppelgate Transistoren 3 2 =1 I D [A] 1-4 d oxtg =1nm V tg-source 3-3 V DS w=1µm N if =1x1 12 cm -2 L=5µm V GS Zusätzlich: Top-Gate 1nm BCB Austrittsarbeit 4.3eV V out gain [1] 1 V tg-gnd =1 V tg-gnd V in Page 17

18 Plastik Prozessor Intel 44 4bit µp Imcec plastic 8bit µp Jahr Größe,3 x,4cm 2 DIP16 1,96 x 1,72cm 2 25µm Folie 32pins U / P 15V / 1W 1V / 92µW Halbleitermaterial Silicon PMOS µ~45cm 2 /Vs Pentacence µ~,15cm 2 /Vs Transistoranzahl Kanallänge/Wafer 1µm / 2 Wafer 5µm / 6 Wafer Operationen/s 92 4 Page 18

19 Organische PDLT-Inverter Unterschiedliche Gatematerialien IEEE Trans. on Electr. Dev. 61 (214) 222 Page 19 Organic Electronics 11 (21) Organic Electronics 8 (27)

20 Organische PELS-Inverter IEEE Trans. on Electr. Dev. 61 (214) 1175 Page 2 Organic Electronics 11 (21) Organic Electronics 8 (27)

21 Probleme p-kanal Inverter Leistungsaufnahme auch im stationären Fall eventuell verschiedene Schwellspannungen nötig Aspektverhältnis zwischen Treiber- und Lasttransistor ungünstig geringe Verstärkung Alternativen wie CMOS Schaltungen auch für s notwendig Page 21

22 Organische CMOS Inverter PVP hexadecafluorphtalocyanine App. Phys. Lett., 14 (214) 5331 Page 22

23 ambipolar: PTVPhI-Eh Organische CMOS Inverter App. Phys. Lett., 14 (214) Page 23