6 Integrierte digitale Logikbausteine

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1 6 Integrierte digitale Logikbausteine 6.1 Kennwerte der Integrationsdichte Die Komplexität einer Integrierten Schaltung (IC) wird außer mit der Transistoranzahl auch mit der Anzahl der logischen Gatter gemessen, die in einem Gehäuse auf einem Siliziumkristall realisiert sind (Gatter-Äquivalent: 1 NAND). Small Scale Integration (SSI): ICs enthalten weniger als 10 unabhängige Gatter, deren Ein- und Ausgänge direkt mit den Pins des Gehäuses verbunden sind (diskrete Gatter). Medium Scale Integration (MSI): Bis zu 1000 Gatter sind in spezifischen Funktionen integriert, wie z.b.: Addierer, Multiplexer und Decoder. Large Scale Integration (LSI): Mehre 1000 (< 10000)Gatter bilden digitale Systeme wie Prozessoren, Speicher ICs und programmierbare ICs. Very Large Scale Integration (VLSI): Bis zu Gatter in einem IC-Gehäuse. Ultra Large Scale Integration (ULSI): Mehr als bis zu mehreren Millionen Gatter sind der aktuelle Standard. Moore sches Gesetz 1965 genannt: Die Anzahl der integrierten Transistoren steigt exponentiell an. Die Integrationsdichte verdoppelt sich in einem Bereich von einem bis zwei Jahren. DIGITALTECHNIK 6-1

2 X growth in 1.96 years! Transistors (MT) P6 Pentium proc Year Die Anzahl der Transistoren in Prozessoren verdoppelt sich alle 2 Jahre [11]. DIGITALTECHNIK 6-2

3 100 Die size (mm) P6 486 Pentium proc ~7% growth per year ~2X growth in 10 years Year Die Chipfläche wächst mit 14% nach dem Moore schen Gesetz [11, Intel]. DIGITALTECHNIK 6-3

4 X every 2 years Frequency (Mhz) P6 100 Pentium proc Year Die µp-taktfrequenz wird alle 2 Jahre verdoppelt [11, Intel]. DIGITALTECHNIK 6-4

5 6.2 Digitale Schaltkreisfamilien Die Schaltungstechnologie wird den Entwicklungsstufen der Schaltkreisfamilien zugeordnet: RTL Resistor Transitor Logic DTL Diode Transistor Logic TTL Transistor Transistor Logic ECL Emitter-Coupled Logic MOS Metal-Oxide Semeiconductor CMOS Complementary Metal-Oxide Semiconductors Die Charakteristika der Schaltkreisfamilien werden für die Basisgatter NAND, NOR bzw. Inverter angegeben: Fan Out: Anzahl der Gatter, die an einem Gatterausgang angeschlossen werden dürfen, ohne dass dessen Betriebsverhalten gestört wird. Propagation Delay: Mittlere Verzögerungszeit einer Ausgangssignal-Pegeländerung als Folge eines Eingangssignal-Pegelwechsels. Noise Margin: Maximaler Störpegel, der einem Gattereingangssignal überlagert werden darf, ohne sich der Ausgangpegel ändert (Störspannungsabstand). Power Dissipation: Mittlere Leistungsaufnahme in mw. DIGITALTECHNIK 6-5

6 6.3 Metal Oxide Semiconductor (MOS) 1 Die Grundfunktion liefert der Feldeffekt-Transistor (FET). Dieser FET ist ein unipolarer Transistor, da nur eine Ladungsträgerart am Stromleitungsmechanismus beteiligt ist. Schematischer Aufbau der Halbleiterbereiche eines p-kanal (a) und eines n-kanal (b) MOS- Transistors [5]. Der Source-Anschluss wird mit dem Substrat verbunden. Der Gate- Steueranschluss ist vom Silizium durch ein Metalloxyd isoliert aufgebracht. 1 Die Grafiken in diesem und den folgenden Abschnitten sind der Quelle entnommen, vgl. [5]. DIGITALTECHNIK 6-6

7 p-kanal MOS Transistor: Unter dem Gate bildet sich ein Kanal mit Löcherleitung, der Drain und Source verbindet, wenn zwischen Gate und dem Source-Anschluss eine negative Spannung angelegt wird: U GS < U TH < 0. Das über U GS < 0 erzeugte Feld zieht die im n-dotierten Substrat vorhandenen Löcher an, sodass die Leitfähigkeit zwischen den p-dotierten Drain- und Source-Bereichen erhöht wird. Es fließt ein Strom vom Source zum Drain-Anschluss. n-kanal MOS Transistor: Unter dem Gate bildet sich ein Kanal mit Elektronenleitung, der Drain und Source verbindet, wenn zwischen Gate und dem Source-Anschluss eine positive Spannung angelegt wird: U GS > U TH > 0. Das über U GS > 0 erzeugte Feld zieht die im p-dotierten Substrat vorhandenen Elektronen an, sodass die Leitfähigkeit zwischen den n-dotierten Drain- und Source-Bereichen erhöht wird. Es fließt ein Strom vom Drain- zum Source-Anschluss. DIGITALTECHNIK 6-7

8 Die Symbole auf der jeweils linken Seite bei (a) und (b) zeigen, dass der leitende Kanal bei den so genannten Anreicherungstypen ohne angelegte Steuerspannung U GS unterbrochen ist. Der Pfeil gibt die Verschiebung der Elektronen im Substrat an, wenn U GS > 0 wird. Ein vereinfachtes, häufig verwendetes Symbol ist auf der jeweils rechten Seite dargestellt. Der Pfeil zeigt die technische Stromrichtung für den Fall an, dass der Kanal mit U GS > U TH leitfähig wird. DIGITALTECHNIK 6-8

9 6.4 Complementary MOS (CMOS) CMOS-Schaltungen bestehen aus beiden Typen der MOS Transistoren, die miteinander verbunden die gewünschten logischen Funktionen bilden. Die Inverter-, NAND- und NOR-Funktionen ergeben sich durch wechselseitig ein- bzw. ausgeschaltete MOS Transistorpfade. Beim einfachsten CMOS Element dem Inverter ist der Source-Anschluss des p-kanal Transistors T1 mit der Versorgungsspannung U DD und der andere Source- Anschluss (T2) ist mit Masse verbunden. Funktionstabelle: U A U GS1 U GS2 GND 0 -U DD U DD U DD 0 T1 T2 U Y CMOS Inverter [5] Während des Pegelwechsels an A fließt ein Querstrom durch T1 und T2, der den entscheidenden Verlustleistungsbeitrag des Inverters verursacht. DIGITALTECHNIK 6-9

10 Ein CMOS NAND-Gatter mit zwei Eingängen besteht aus zwei parallelen p-kanal Transistoren und zwei dazu in Reihe geschalteten n-kanal Transistoren. Funktionstabelle: U A U B T1 T2 T3 T4 U Y Sind beide Eingänge (A, B) auf High, so leiten die n-kanal Typen und die p-kanal Typen sperren. Der Ausgang Y ist dann auf Low. Wenn nur ein Eingang auf Low ist, sperrt der zugehörige n-kanal Typ und der zugehörige p- Kanal Type ist leitend. Der Ausgang Y ist damit auf High. DIGITALTECHNIK 6-10

11 CMOS NOR-Gatter mit zwei Eingängen besteht aus zwei parallelen n-kanal Transistoren, deren Source-Anschluss an Masse liegt, und zwei dazu in Reihe geschalteten p-kanal Transistoren. Funktionstabelle: U A U B T1 T2 T3 T4 U Y Sind alle Eingänge auf Low, so sind beide p- Kanal Typen leitend und die n-kanal Typen sperren. Der Ausgang Y liegt dann an U DD. Ist einer der Eingänge auf High, so sperrt der zugehörige p-kanal Typ und der zugehörige n- Kanal Typ leitet. Der Ausgang Y liegt somit an Masse. DIGITALTECHNIK 6-11

12 MOS Transistoren lassen sich als elektronische Schalter auffassen, die entweder geschlossen oder geöffnet sind. Ausgehend von dieser Sicht besteht der CMOS Inverter (a) aus einem oberen Öffner (p-kanal) und einem unteren Schließer (n-kanal). Liegt am Eingang U in ein Low Pegel, so schließt der obere Schalter und der untere öffnet. Am Ausgang liegt das Komplement des Eingangs: U out = U DD. Häufig wird in technischen Dokumentationen ein vereinfachtes Transistorsymbol (b) zur Verdeutlichung des logischen Verhaltens der Schalter bevorzugt. Der Gate-Anschluss des p-kanal Transistors ist darin mit einem Invertierungskreis dargestellt. CMOS Inverter in Schalterdarstellung [5] DIGITALTECHNIK 6-12

13 6.5 CMOS Kennwerte Die Leistungsaufnahme der CMOS Logik ist bei statischen Pegeln sehr gering, da die jeweils leitenden Transistoren einen geringen Innenwiderstand haben und die sperrenden nahezu keinen Strom führen: P stat = 0.01mW. Die Gateanschlüsse zeigen rein kapazitives Verhalten, sodass die Eingänge statisch stromlos (~1µA) sind. Im dynamischen Betrieb, d.h. bei Pegelwechseln mit z.b. 1µs Periodendauer (1MHz Taktfrequenz) steigt die Leistungsaufnahme auf P dyn = 1mW und bei 10 MHz auf P dyn = 5mW. Ursächlich sind die dynamischen Querströme durch die Transistoren, die ihren Leitfähigkeitszustand in endlicher Zeit ändern. Der Fan-Out der Gatterausgänge spezifiziert die maximal zulässige Anzahl von Gattereingängen, die an einen Ausgang angeschlossen werden dürfen. Der Fan-Out ergibt sich aus dem Quotienten des max. verfügbaren Ausgangsstromes und der Stromaufnahme eines einzelnen Gatters. DIGITALTECHNIK 6-13

14 Da die CMOS Gatter-Eingänge keinen statischen Strom aufnehmen, ist nur die dynamische Belastung relevant: Fan-Out ~ 30 bei 1MHz. Die Signalpegeländerungen erfahren vom Eingang eines CMOS Gatters zu dessen Ausgang eine zeitliche Verzögerung, die Propagation Dealy genannt wird. Ursächlich sind die Ladungsträgertransportvorgänge beim Aufbau und Leeren eines Kanals, die das kapazitive Verhalten bestimmen. Aufgrund des symmetrischen Aufbaus von CMOS Gattern sind die Zeiten t plh und t phl gleich. Gemessen wird zwischen den 50 % Pegeln der Versorgungsspannung. CMOS Inverter der Reihe 74AHC04: t plh = t phl = 5ns bei 15 pf Lastkapazität. DIGITALTECHNIK 6-14

15 Der maximale, verfügbare Störabstand (Noise Margin) ergibt sich aus zwei Wertepaaren: High-Ausgang: H = U OH - U IH ; Low-Ausgang: L = U IL - U OL Störspannungen, die sich einem Ausgangspegel überlagern, dürfen die Signalhübe H bzw. L nicht ü- berschreiten, da die Eingangsstufe eines CMOS Gatters ansonsten keine korrekte Low- oder der High- Erkennung durchführt. CMOS NAND der Reihe 74AHC00: H = U OH - U IH = 4,6V 3,5V = 1,1V L = U IL - U OL = 1,5V-0,3V = 1,2V DIGITALTECHNIK 6-15