Elektrotechnische Grundlagen, WS 00/01 Musterlösung Übungsblatt 6

Transkript

1 Elektrotechnische Grundlagen, WS 00/01 Musterlösung Übungsblatt 6 Prof. aitinger / Lammert esprechung: S I ufgabe 1 MOS-Widerstände bb_dummy: 1.0 a) Zeichnen Sie einen Querschnitt durch einen MOS-Widerstand. Ein MOS-Widerstand entsteht aus einem MOS-Transistor dadurch, daß man Drain- und Gateanschluß miteinander verbindet. SiO 2 l n+ p- bbildung: 1-0 MOS-Widerstand n+ U=10V bbildung: 1-1 Schaltung mit MOS-Widerstand Der MOS-Widerstand sperrt, wenn die Spannung über ihm unter die Schwellspannung abfällt. Das heißt I wird gleich 0, der Kondensator kann somit nicht weiter aufgeladen werden und U erreicht seinen Endwert U end = 9V. Damit gilt: U = U th + U end => U th = U U end = 1V d) Wie groß ist der Strom I in dem Moment, in dem U = 5V gemessen wird? R us der auweise eines MOS-Widerstandes (Gate- und Drain-nschluß eines MOS-Transistors werden miteinander verbunden) kann man schließen, daß in diesem Fall gelten muß: U DS = U GS U Wegen U DS = U GS > U GS b) Nennen Sie zwei Nachteile von MOS-Widerständen. - spannungsabhängiger Widerstandswert - Offsetspannung c) Gegeben sei die nordnung nach bb. 1-1, wobei R ein MOS-Widerstand sei. Kurz nach Schließen des Schalters S mißt man den Strom I 0 = 4.5 m. Nach einiger Zeit stabilisiert sich die Spannung U auf einen Wert von 9V. erechnen Sie die Schwellspannung U th des MOS-Widerstandes. befindet sich der zur Herstellung dieses Widerstandes verwendete Transistor im gesättigten ereich. Somit gilt: I -- D ( U 2 GS = = -- ( U 2 DS wobei die normierte Steilheit des zugundeliegenden MOS-Transistors ist (s. Vorlesung). Insgesamt ergibt sich also für unsere Schaltung die eziehung: I D = -- ( U U 2 Seite 1 von 11 Seite 2 von 11

2 Kurz nach dem Schließen des Schalters S ist U = 0V und daraus folgt I D = -- ( U U 2 th = I 0 DTL- NND -- 2 = I ( U U th y Für U = 5V ergibt sich somit der gesuchte (Sättigungs-)Strom I = I D zu: I -- ( U U 2 ( U U = = I ( U U th U y bzw. I ( 10V 5V 1V 16 = 45m, ( 10V 1V = 45, -----m = m, bbildung: 2-1 NND-Gatter in DTL-Technik ufgabe 2 bb_dummy: 2.0 a) Was bedeutet die bkürzung DTL? DTL-Technik DTL=direct coupled transistor logic=direkt gekoppelte Transistorlogik b) us welchen auelementen ist eine Schaltung in DTL-Technik aufgebaut? Es werden ausschließlich Transistoren und Widerstände verwendet. c) Zeichnen Sie ein NND-Glied in DTL-Technik mit drei Eingängen, und sowie einem usgang y. Die Reihenschaltung der Transistoren ergibt eine UND-Verknüpfung, wobei die Logikfunktion durch die Schaltung noch negiert wird. Dadurch erhält man ein NND-Gatter. d) Wie groß ist die usgangsspannung U y bei diesem NND-Glied, wenn alle Eingänge auf dem logischen Wert 1 liegen? Dabei soll angenommen werden, dass bei einem gesättigten Transistor die ollector-emitter-spannung U Sat =0,2V beträgt. In diesem Fall sättigen alle drei Transitoren, wobei sich die Sättigungsspannungen an den usgängen der Transitoren wegen der Reihenschaltung addieren, d. h. U y =3U Sat =0,6V. e) Welches Problem ergibt sich bei der Reihenschaltung von Transistoren in der DTL-Technik? Wenn alle Transistoren leiten und damit sättigen, sollte die usgangsspannung eigentlich 0V sein. Dadurch dass die Sättigungsspannungen der Transistoren immer etwas größer als 0V sind, ergibt sich beim Gatter eine usgangsspannung, die so groß sein kann, dass ein nachfolgendes Logikgatter dies als logische 1 auffasst. f) Erstellen Sie ein DTL-Logikgatter, das die logische Funktion z = ( + ) realisiert. Dabei sollen nur drei Transistoren verwendet werden. Seite 3 von 11 Seite 4 von 11

3 Die ODER-Verknüpfung + wird durch eine Parallelschaltung der Transistoren realisiert, während die UND-Verknüpfung eine Reihenschaltung erfordert. Die Logikfunktion wird durch die DTL-Schaltung insgesamt noch negiert, wodurch sich die gesuchte Logikschaltung nach bb. 2-2 ergibt. c) Welche Vorteile hat die TTL-Technik gegenüber der DTL-Technik? ei der TTL-Technik ergibt sich eine Platzeinsparung gegenüber der DTL-Technik und die Schaltzeiten werden verkürzt. Der Multi-Emitter-Transistor sorgt auch noch für eine Stromverstärkung. DTL- Gatter d) Zeichnen Sie je ein NND-Glied in DTL- und TTL-Technik mit drei Eingängen, und. DTL- NND z R 2 bbildung 3-1: NND-Gatter in DTL-Technik bbildung: 2-2 DTL-Gatter ufgabe 3 DTL- und TTL-Technik a) Erklären Sie die egriffe DTL- und TTL-Technik. DTL=Dioden-Transisitor-Logik, TTL- NND TTL=Transitor-Transitor-Logik b) eschreiben Sie in Stichworten die technologischen und schaltungstechnischen Merkmale beider Logikfamilien. Erklären Sie dabei, wie die TTL-Technik aus der DTL-Technik hervorgeht. In der DTL-Technik übernehmen die Dioden zusammen mit einem Widerstand die logische Verknüpfung, während der Transistor für die Spannungsverstärkung und die Negation verantwortlich ist. Dadurch, daß der Transistor nur als Verstärker auftritt, kann bei einer logischen 0 am usgang höchstens ca. 0,2V anliegen. bbildung 3-2: NND-Gatter in TTL-Technik ei der TTL-Technik werden die Dioden der DTL-Schaltkreise durch einen Transistor mit mehreren Emitter-Eingängen (= Multi-Emitter-Transistor) ersetzt. nsonsten hat ein TTL-Gatter den gleichen ufbau wie ein entsprechendes DTL-Gatter. Seite 5 von 11 Seite 6 von 11

4 e) Eine Schaltung mit der logischen Funktion y= xor soll in TTL-Technik realisiert werden. Überlegen Sie sich dazu zunächst eine geeignete Darstellung dieses logischen usdrucks, so dass eine Realisierung in TTL-Technik möglich wird. Zeichnen Sie dann die dazugehörige TTL-Schaltung unter der Voraussetzung, dass alle Eingangsvariablen auch negiert zur Verfügung stehen. Der logische usdruck muss in eine NND-Darstellung umgeformt werden: xor = ( ) ( ) = ( ) ( ) =( nand ) nand ( nand ). Damit ergibt sich die Schaltung nach bb ufgabe 4 EL-Technik In bbildung 4-1 ist der Grundschaltkreis der EL-Technik mit drei Eingängen, und sowie den usgängen y 1 und y 2 gegeben. 1 2 T y1 U1 T y2 y 2 T T T T R U 2 y 1 U ref = U y2 R E R y1 U y1 R y2 y bbildung 4-1: Grundschaltkreis der EL-Technik a) Was bedeutet die bkürzung EL und welcher andere egriff ist dafür auch noch gebräuchlich? EL=emitter coupled logic=emittergekoppelte Logik. Es wird auch der egriff ML (=current mode logic) verwendet. bbildung 3-3: Logikschaltung in TTL-Technik b) Warum hat eine EL-Schaltung kürzere Schaltzeiten im Vergleich zu den anderen bipolaren Transistorschaltungen? Die EL-Technik arbeitet im Unterschied zu den anderen Transistorschaltungen nicht mit gesättigten Transistoren, wodurch bschaltverzögerungen vermieden werden. c) Welche beiden logischen Funktionen liefert der Grundschaltkreis der EL- Technik an den usgängen y 1 und y 2? m usgang y 1 wird eine NOR-Verknüpfung geliefert, während der usgang y 2 eine ODER-Verknüpfung liefert. d) In welchen Spannungbereich muss eine Eingangsspannung U e liegen, die den logischen Eingangswert 0 für das EL-Gatter darstellt? Welcher ereich gilt für den logischen Wert 1? Für eine logische 0 muss U e <U ref sein, für eine logische 1 muss U e >U ref gelten. Seite 7 von 11 Seite 8 von 11

5 e) Erklären Sie die Funktionsweise des Grundschaltkreises, wenn die Eingangsbelegung von =000 auf =001 wechselt. ei der Eingangsbelegung =000 sperren die Transistoren T,T und T,da ihre Eingangsspannungen kleiner als U ref sind, während der Transistor T R leitet. Steigt nun die Eingangsspannung von T auf einen Wert, der größer als die Referenzspannung U ref ist,so steigt dessen asis-emitter-spannung an und er beginnt zu leiten. Dadurch wird das Potential am Emitterwiderstand R E größer, wodurch die asis-emitter-spannung von T R sinkt und dieser zu sperren beginnt. f) Wofür sind die Transistoren T y1 und T y2 notwendig? Die beiden Transistoren sind für die Pegelanpassung der usgangsspannungen notwendig. Wenn z.. die usgänge y 1 =0 und y 2 =1 sind, so gilt zwar für die Spannungen U 1 und U 2, dass U 1 <U 2 ist, jedoch sind beide Spannungen größer als U ref. Dadurch können nachfolgende Gatter nicht mit diesen usgangsspannungen angesteuert werden (vgl. Teilaufgabe d)). Durch die Transistoren T y1 und T y2 werden die Spannungen U 1 und U 2 so erniedrigt, dass U y1 <U ref wird und U y2 >U ref bleibt. ufgabe 5 Logikschaltungen bb_dummy: 3.0 Eigenschaften der verschiedenen Logikfamilien. a) Erklären Sie folgenden egriffe: NMOS MOS b) eschreiben Sie in Stichworten die technologischen und schaltungstechnischen Merkmale der Logikfamilien. c) Skizzieren Sie je eine NND-Schaltung in NMOS und MOS. NMOS (N-Kanal-MOS) NMOS Schaltungen werden aus N-Kanal-FETs aufgebaut. Da bei diesen Transistoren kein Dauerstrom in das Gate fließt, benötigen sie eine kleinere nsteuerleistung als bipolar-transistoren (der FET-Transistor wird durch das elektrische Feld gesteuert). Die Kapazität a stellt den MOS-Kondensator der nachfolgenden Logikschaltung dar, der auf- bzw. entladen werden muß. Wenn also die Transistoren F 2 und/oder F 3 sperren, lädt sich der Kondensator a über den Transistor F 1 auf. Dadurch erhält man am usgang eine 1. Wenn die Transistoren F 2 und F 3 leiten, entlädt sich der Kondensator a auf die durch den Spannungsteiler F 1 und F 2 -F 3 festgelegte Spannung. F 1 muß deshalb hochohmig ausgelegt werden und F 2 und F 3 niederohmig. Für die geometrischen bmessungen ergeben sich folgende eziehungen: F 1 lang und schmal F 2 und F 3 kurz und breit. Dies sind Einschränkungen, die der Packungsdichte auf einem Silizium-hip entgegenwirken. ußerdem wird der Kondensator a über unterschiedlich hohe Widerstände der Transistoren auf- bzw. entladen, was die Geschwindigkeit einschränkt. NMOS-NND F 1 F 2 F 3 bbildung 5-1: MOS [complementary MOS]: Hier werden sowohl NMOS als auch PMOS Transistoren verwendet. Das gestaltet die Herstellung schwieriger, behebt allerdings viele Nachteile eines reinen NMOS oder PMOS ufbaus. Die NMOS und PMOS Transistoren werden niederohmig ausgelegt, was zu extrem kurzen Schaltzeiten führt, da sich der Kondensator a mit einem höheren Strom auf- und entladen kann. uch können die Transistoren dadurch kleiner bemessen werden, was den Platzverbrauch durch das doppelte Vorhandensein aller auelemente kompensiert. Die Lade- und Entladezeiten des Kondensators a sind identisch. Durch den dualen ufbau aus NMOS und PMOS Schaltungen leitet immer nur eine augruppe, was die Gleichstromverlustleistung niedrig hält. a Seite 9 von 11 Seite 10 von 11

6 MOS-NND a bbildung 5-2: d) Warum nimmt die Verlustleistung von MOS-Schaltungen mit der Schaltfrequenz zu? Wenn die Frequenz zunimmt, müssen die MOS-Kondensatoren öfters auf- bzw. entladen werden. Das erfordert mehr Leistung. ufgabe 6 Vergleich Logikfamilien Wie unterscheiden sich die in den vorherigen ufgaben erwähnten Logikfamilien hinsichtlich ihrer Schaltzeiten und den Verlustleistungen? Schaltzeiten: NMOS < MOS < EL < TTL < DTL < DTL Verlustleitung: MOS < NMOS < EL < TTL < DTL < DTL Seite 11 von 11