6 FPGA-Designflow und Implementierungsparameter

Transkript

1 6 FPGA-Designflow und Implementierungsparameter 6.1 Projekterstellung mit dem ISE 4.x Xilinx Project Navigator Mit dem Menue Project werden u ber Add Source die VHDL-Quellen in das erstellte Projekt eingebunden. Mit dem Menue Source Remove lassen sich VHDL- Quellen entfernen. Die Topentity ist der erste einzubindende File. Projekt Digitale Systeme 6-1

2 6.2 Syntheseparameter Projekt Digitale Systeme 6-2

3 Die zu synthetisierende VHDL-Topentity ist im Sources in Project Fenster zu selektieren. Danach ist Synthesis im Processes for Current Source Fenster anzuwahlen und mit der rechten Maustaste wird Properties selektiert. Einstellungen im Process Properties Fenster mit den FPGA Express Synthesis Options: Die gewu nschte Taktfrequenz kann fu r den gesamten Implementierungsprozess vorgegeben werden. Der Wert wirkt als Entwurfziel und kann insbesondere den Routing-Effort wahrend der Hardwareimplementierung unterstu tzen. Als Voraussetzung fur die Wirkung der Taktfrequenzvorgabe muss Export Timing Constraints angewahlt sein. Mit Preserve Hierarchy findet die Optimierung der Logikfunktionen nur im Rahmen der Komponentengrenzen statt. Ansonsten werden die Grenzen aufgelost und eine vollstandige Optimierung kann langerer Zeit in Anspruch nehmen. Insert I/O Pads erzeugt externe Pinkontakte fu r Topentities oder separate Einzelentities. Fu r die einzelne Synthese von Komponenten eines Strukturmodells ist dies nicht erforderliche. Mit dem FSM Encoding Algorithm wird die Zustandscodierung von Zustandsautomaten vorgegeben, wenn diese nicht explizit im Code mit dem Attribut enumencoding festgelegt ist. Die Synthese wird mit Anwahl von Synthesis und Run gestartet. Projekt Digitale Systeme 6-3

4 6.3 Implementierungsparameter Projekt Digitale Systeme 6-4

5 Die zu implementierende (Translate, Map, Place and Route) VHDL-Topentity ist im Sources in Project Fenster zu selektieren. Danach ist Implement Design im Processes for Current Source Fenster anzuwahlen und mit der rechten Maustaste wird Properties selektiert. Das Process Properties wird geoffnet und bietet sechs separate Fenster mit Vorgaben fu r die Implementierungsschritte, fu r die Reports der Postlayout-Timinganalyse und fu r die SDF-File basierte timingsimulation. Translate Parameters: Der User-Constraints File (*.ucf) ist zu selektieren, der die Zuordnung der Topentity-Signalnamen zu den Anschlusspins des FPGAs enthalt. Map Properties: Mit der Anwahl von Pack I/O Registers/Latches into IOBs werden die in den Input-Output Blocks des FPGAs verfu gbaren Flipflops fu r die ggf. im VHDL-Code vorgesehene Schnittstellensynchronisationen genutzt; CLB D-FFs lassen sich so einsparen. Place & Route Properties: Die Vorgabe fu r die zu erreichende Taktfrequenz wird nur beru cksichtigt, wenn Use Timing Constraints angewahlt ist. Post-Place and Route Static Timing Properties: Die Anzahl der in einem Fehler-Report aufzulistenden Timingpfade, die nicht die Taktfrequenzvorgabe erfu llen, kann hier festgelegt werden. Die Ergebnisse zu den Timingpfaden, die nicht der Frequenzvorgabe genu gen, sind im Place & Route Report aufgelistet. Eine genaue Liste der am Timingpfad beteiligten Signale und CLBs zwischen einem D-FF-Ausgang und dem nachsten D-FF-Eingang wird im Processes for Current Sources Fenster mit Post-Place & Route Timing Report abgerufen. Projekt Digitale Systeme 6-5

6 Fenster zur Vorgabe fu r Timing-Reports und Abfrage der Analyseergebnisse Projekt Digitale Systeme 6-6

7 6.4 Analyse der Post-Layout Reports Der Place & Route Report enthalt Angaben zu folgenden Ergebnisdetails: Pinnummern der Schnittstellensignale Device Utilisation Summary (CLBs, D-FFs, LUTs) Delay Summary Report Aus dem detaillierteren *.dly File geht hervor, dass hier im folgendem Signalverzogerungen (Routing Delay) von einem Funktionsgeneratorausgang (Driver Pin) zum nachsten eingang (Load Pin) aufgelistet sind: Net Delays. The Average Connection Delay for this design is: The Maximum Pin Delay is: The Average Connection Delay on the 10 Worst Nets is: Listing Pin Delays by value: (ns) ns ns ns d < 9.00 < d < < d < < d < < d < d >= Der Maximalwert ns ist hier durch ein Reset-Signal verursacht, das weit verteilt wird. Projekt Digitale Systeme 6-7

8 Die nachstehende Liste gibt einen Vergleich zwischen der geforderten minimalen Taktperiode und der realisierbaren Periode aufgrund des sogenannten Path Delays (Logic Delay Net Delay Setup Time). Die Logic Levels geben an, wie viele LUTs in einer Signalkette enthalten sind Constraint Requested Actual Logic Levels * TS_CLK = PERIOD TIMEGRP "CLK" 47 ns HI ns ns TS_P2P = MAXDELAY FROM TIMEGRP "PADS" TO ns ns 3 TIMEGRP "PADS" 47 ns OFFSET = IN 47 ns BEFORE COMP "CLK" ns ns OFFSET = OUT 47 ns AFTER COMP "CLK" ns ns constraint not met. Placement: Completed - No errors found. Routing: Completed - No errors found. Timing: Completed - 4 errors found. Projekt Digitale Systeme 6-8

9 Der Post-Place & Route Static Timing Report listet die Signalpfade auf, die die Taktfrequenzvorgabe nicht erfu llen (Path Delays). In dem folgenden Beispiel-Report besteht der langste Pfad zwischen einem Pipelining-Register, das dem Dual-Port RAM der Abtastwerte nachgeschaltet ist und einem Multiplizierer- Ausgangsregister. Die erste Spalte (location) gibt die Koordinaten der beteiligten CLBs mit Zeilen (rows) und Spalten (columns) an. Die Kennungen hinter dem Punkt geben den jeweiligen benutzten Eingang bzw. Ausgang der CLB an. In der zweiten Spalte (delay type) sind mit Txxx die Verzogerungszeiten aus dem Datenblatt des FPGAs angegeben. Z. B.: TCKO Clock K to Flip-Flop outputs Q. TILO F/G inputs to X/Y outputs. TICK Setup time via F/G inputs before clock K. Die Signallaufzeit zwischen den CLBs ist in der zweiten Spalte mit net gekennzeichnet. Die Verbindung zwischen dem D-FF Ausgang CLB_R15C12.YQ bis zum Eingang F4 der F-LUT in der CLB_R15C11.F4 verursacht also eine Verzogerung von ns. Destination: MAC/YK_reg<18> Requirement: ns Data Path Delay: ns (Levels of Logic = 17) Negative Clock Skew: 0.000ns Source Clock: N_MCLK_N rising at 0.000ns Destination Clock: N_MCLK_N rising at ns Timing Improvement Wizard Data Path: CIRCULAR_B/STAGE_reg<2> to MAC/YK_reg<18> Projekt Digitale Systeme 6-9

10 Location Delay type Delay(ns) Physical Resource Logical Resource(s) CLB_R15C12.YQ Tcko MAC/C2/N23 CIRCULAR_B/STAGE_reg<2> CLB_R15C11.F4 net (fanout=10) X1_INT<2> CLB_R15C11.X Tilo MAC/C2/N116 MAC/C185 CLB_R15C16.F1 net (fanout=1) MAC/C2/N116 CLB_R15C16.COUT Topcy MAC/C2/N138 MAC/C44 CLB_R14C16.CIN net (fanout=1) MAC/C2/N137 CLB_R14C16.COUT Tbyp MAC/C2/N150 MAC/C2/C59 쳌 CLB_R4C18.G4 net (fanout=5) MAC/C2/N373 CLB_R4C18.COUT Topcy MAC/Y_INT<14> MAC/C2/C290 CLB_R3C18.CIN net (fanout=1) MAC/C2/N805 CLB_R3C18.COUT Tbyp MAC/N67 MAC/C2/C294 CLB_R2C18.CIN net (fanout=1) MAC/C2/N817 CLB_R2C18.X Tsum MAC/N69 MAC/C1177 CLB_R2C19.F2 net (fanout=1) MAC/N69 CLB_R2C19.K Tick MAC/Y_INT<18> MAC/C1300 MAC/YK_reg<18> Total ns (27.215ns logic, ns route) (55.8% logic, 44.2% route) Projekt Digitale Systeme 6-10

11 Prof. Dr. B. Schwarz 6.5 Ressourcenu berpru fung mit dem FPGA-Editor Projekt Digitale Systeme 6-11

12 Der editblock Modus eroffnet den Einblick in die Konfiguration der einzelnen CLBs. Projekt Digitale Systeme 6-12

13 CLB konfiguriert als Dual-Port RAM mit zwei Adresspfaden und einem Dateneingang bzw. ausgang. Projekt Digitale Systeme 6-13