9. Direct Memory Access 9.1 Programmierte Ein/Ausgabe

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1 PIO = Programmed IO DMA. 9. Direct Memory Access 9.1 Programmierte Ein/Ausgabe Erhebliche Belastung der CPU: - Instruktionen aus dem Speicher holen, - Speicherwort in ein CPU-Register lesen, - CPU-Register in Geräteregister speichern, - Leseposition im Speicher inkrementieren, - Umschalten auf die Interruptroutine, - Abfragen des Gerätes aus Schleife? PIO-Modi für Festplatten: PIO Mode Cycle Time Mbytes/sec Standard Dokument Mode ns 3.3 ATA Mode ns 8.3 ATA Mode ns 11.1 ATA-2 Mode ns 16.7 ATA-2 Buf z.b. UART IP AL CPU DI Hauptspeicher 1 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

2 9.2 Wozu DMA und nicht PIO-X? Die CPU kann nebenläufig andere Tasks erledigen. Besseres Echtzeitverhalten bei Medienströmen (Sound, ISDN...). DMA-Steuerung liefert anstelle der CPU die Speicheradresse. Typische DMA-Devices (möglichst mit PCI-DMA): - Diskettenansteuerung, - Netzwerkadapter, - Framegrabber, - Grafikkarte, - Sound, - Disk... Direkter Datentransport: - ohne Umweg über Prozessorregister, - zwischen Peripherie & Hauptspeicher, - auch Speicher-zu-Speicher Übertragung möglich. DMA- Kontroller z.b. Floppy CPU Hauptspeicher 2 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

3 A - DMA Schaltkreise im PC 2 kaskadierte DMA-Kontroller (8237): - Kanäle 0..3 für byteweise Übertragung, - Kanäle 5..7 für wortweise Übertragung, - Kanal #4 zur Kaskadierung => Datenrate mit 8237 DMA-Kontroller: - 8 MBps: 8 Bit Bytes mit 8 MHz, - 16 MBps: 16 Bit Bytes mit 8 MHz. Legacy DMA für Geräte: - IDE Festplatte (#7), - DMA-Slave (#4), - Diskette (#2), - Soundkarte, - DRAM-Refresh (#0). Kanal 3 Kanal 2 Kanal 1 Kanal 0 Hold - Req. Hold - Req. Kanal 7 Kanal 6 Kanal 5 Kanal 4 DMA - 1 DMA Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

4 9.2.2 DMA Prinzip für den Baustein 8237A Device fordert DMA Zyklen beim 8237a. DMA Kontroller steuert Übertragung: - Bus anfordern über Hold-Request, - CPU zieht sich vom Bus zurück. - Speicheradresse auf den Bus legen, - Read/Write Strobe zum Hauptspeicher. - Device schickt oder übernimmt Daten. CPU programmiert Peripherieregister: - Maskierungs- und Requestregister, - Adressregister und Zählregister, - externes Pageregister, - Status & Modus. DREQ DMA-cntl 8237 Buf z.b. UART DACK, EOP CPU HRQ HLDA Adresse Addresslatch wird vom 8239A bedient. Hauptspeicher 4 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

5 9.3 DMA Programmierung im PC ISA-Busleitungen speziell für DMA: - DMA-Requests [0..7], DMA-Acknowledge[0..7], EOP (end-of-process), - HRQ (Hold Request), HLDA (Hold Acknowledge). Ablauf eines DMA-Transfers auf dem ISA-Bus: - DREQ: Device => 8237, - HRQ: 8237 => CPU, - HLDA: CPU => 8237, - A[..]: 8237 legt Adresse auf den Bus, - DACK: 8237 => Device, - MEMW: 8237 => Hauptspeicher (write), - D[..]: Device => Hauptspeicher,... Übertragen des Speicherblockes... - EOP: 8237 => Device (End-of-Process), - not HRQ: 8237 => CPU... 5 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

6 9.4 DMA-Registersatz Steuer- & Statusregister im 8237 jeweils für DMA-1 und DMA-2: $08 $D0 Statusregister (lesen), Befehlsregister (schreiben), $09 $D2 Requestregister (1 Kanal/Befehl), $0A $D4 Kanalmaskierung (1 K./Befehl), $0B $D6 Modus ( Betriebsart: Burst...), $0D $DA Zwischenregister ( Sp.-Sp.). $0F $DE Maskierung ( 4 Bit Maske), Adress- und Zählregister (16 Bit): $00 $C0 Basisadresse Kanal 0/4 $01 $C1 Zählregister Kanal 0/4 $02 $C2 Basisadresse Kanal 1/5 $03 $C3 Zählregister Kanal 1/5 $04 $C4 Basisadresse Kanal 2/6 $05 $C5 Zählregister Kanal 2/6 $06 $C6 Basisadresse Kanal 3/7 $07 $C7 Zählregister Kanal 3/7 DMA-1 verschiedene Steuer- & Status- Basisadresse register Zähler Basisadresse Zähler Basisadresse Zähler Basisadresse Zähler verschiedene Steuer- & Statusregister 6 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess $00 $C0 Basisadresse Zähler Basisadresse Zähler Basisadresse Zähler Basisadresse Zähler DMA-2

7 Zusätzlich eine aktuelle Kopie von Adresse und Zähler für jeden Kanal. Statusregister: - REQ[ 0..3]: Laufender Request? - TC[ 0..3]: Terminal Count für welchen Kanal? Auslösung einer DMA-Sequenz: - Software: Request-Register setzen - Hardware: DREQ[0..3, 5..7] vom Device, - Autoinit.: falls Wiederholung gewünscht und Zählwert=$FFFF. Externe Register: - DMA Page Register explizit mit den Treiber setzen, - DMA Adress Latch wird durch 8237 gesetzt, - je nachdem Wort- oder Byteadresse. Detaillierte Chip-Dokumentation erforderlich: - ftp://download.intel.com/support/controllers/peripheral/ pdf, - Tobias plurix.de, - Messmer, PC-Hardware... 7 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

8 9.5 DMA Befehle OUT <Befehl>, AL : - Portadresse als Befehl interpretiert, Datenbyte in AL wird ignoriert. Befehl: Internes Flip-Flop zurücksetzen: - FF bestimmt welche Hälfte der 16 Bit Register als nächstes geschrieben weden soll, - niederwertiges Byte zuerst geschrieben - an Portadresse $0C/$D8 für DMA-1/2. Befehl: Master Clear: - praktisch alle Register (+FF) zurücksetzen, entspricht DMA Hardware Reset, - an Portadresse $0D/$DA für DMA-1/DMA-2, Befehl: Maskierungsregister löschen: - alle DMA Kanäle werden freigegeben, - an Portadresse $0E/$DC für DMA-1/DMA-2. Kanal erst freigegeben, nachdem Adress- & Zählregister gesetzt wurde, sonst unkontrolliertes Schreiben irgendwo möglich! 8 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

9 9.6 DMA Betriebsarten Datenformat: - 8 Bit (DMA-0.. DMA-3), - 16 Bit (DMA-5.. DMA-7). Übertragungsrichtung: - Lesen vom Hauptspeicher, - Schreiben zum Hauptspeicher, - DMA-Funktion verifizieren, - Speicher zu Speicher (paarweise mit #0 & #1). DREQ Burstorganisation: - Einzeltransfer (1 mal DREQ pro Byte/Wort), - Demand-Transfer ( ~DREQ suspendiert nur), - Block-Transfer (DREQ ohne Bedeutung), - Kaskadierung (Durchreichen der Steuerung). Einzeltransfer Demand-Tr. Blocktransfer Zyklusverlängerung durch das Peripheriegerät über den READY-Pin. t 9 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

10 9.7 Bewertung Höhere Geschwindigkeit erforderlich: - für neuere Soundkarten, Grafikkarten, Netzwerkadapter, SCSI-Kontroller... - Devices mit integrierter Bus-Masterfunktion am PCI-Bus, - 8 MHz ISA-Taktrate reicht nicht mehr aus. Adressierung: - Nur maximal 24 Bit Adresse, nur physikalische Adressierung. - Pageregister durch CPU setzen (64K Grenze) setzt das Adress-Latch automatisch. Umständliche Erzeugung der Adresse aus: - Low Page Register für A[ ], - Adress-Latch für A[ ], - A[ ] vom Moderne Chipsets integrieren eine verbesserte, aber kompatible DMA- Funktion, dabei wird das Management der Adressregister vereinfacht. 10 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

11 9.8 Bus-Mastering am PCI-Bus (PCI-DMA) Bus-Mastering allgemein Ein Bus-Master besitzt die Kontrolle über den Bus, bzw. die Erlaubnis, Adressen auf den Bus zu legen. Bus-Arbitrierungsinstanz: - Bestimmt, wer als nächster Bus-Master wird, - Bus-Mastering auch am ISA-Bus möglich, - Verteilte oder zentrale Implementierung. Rollenunterscheidung: - Arbiter bestimmt nur den nächsten Master, - Master treibt die Adressenleitungen Grant, Acknowledge Bus-Arbitrierung Request Gerät 1 Bus-Master! Gerät N 11 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

12 9.8.2 Host-PCI Bridge (VT82C693) Kommunikation zur CPU über Frontside-Bus. Kommunikation nach unten zum PCI-Bus. Hauptspeicher-Steuerfunktionen: - RAS/CAS Steuerung, - Speicherbänke... AGP Bis zu 5 nebenläufige Bus-Master: - Auf PCI-, AGP-, FSB-, Speicher-Bus, - Rolle als Arbitrierungsinstanz, - Nicht als DMA-Kontroller, - 5. DMA unklar. - Am PCI-Bus Datenraten bis 266 MBytes/sec möglich. - PCI-Geräte haben DMA-Funktion integriert. - Kein Third-Party DMA am PCI-Bus. - PCI CPU FSB Host-PCI Brücke PCI-ISA Brücke ISA Speicher 12 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

13 9.8.3 PCI-ISA Bridge Anschluss an den primären PCI Bus. Kommuniziert mit Host-PCI Bridge. Integriert die "alten" PC-Funktionen: - ISA Bus Steuerung, Real-Time Clock, - IDE Festplatten-Kontroller, - DMA Kontroller, Timer, - Ultra DMA Kontroller, - Interrupt Kontroller. Neue Funktionen: - Stromspar-Funktionen, - 3,3 Volt Betrieb möglich, - Adv. Prog. Int. Ctr. (IO-APIC), - System Management Bus (SMBus), - Universal Serial Bus Kontroller (USB). UDMA AC97A USB AGP CPU FSB Host-PCI Brücke PCI PCI-ISA Brücke ISA Speicher 13 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

14 9.8.4 Ultra DMA/ ATA/IDE-Kabel, Stecker und Busformate beibehalten. Koexistenz mit alten IDE-Platten möglich. Übertragungsrate auf 33 Mbyte/sec erhöhen: Takt - Taktung durch positive & negative Flanke: - scheinbare Taktverdoppelung, - 16 Bit Übertragung, Ultra DMA Funktion benötigt: - DMA Kontroller in PCI-ISA-IDE Brücke, - oder Ultra DMA Kontroller in PCI-Slot, - moderne IDE-Festplatte. 60µs 120µs Ultra DMA/66 und höher: - 80 poliges Verbindungskabel mit zusätzlichen Erdleitungen, - gleiche Steckerabmessungen, - höhere Taktrate. DMA-Transfer Ultra DMA/33 Transfer t 14 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

15 9.8.5 Ultra DMA Übertragungsverfahren Normierung durch ATA/ATAPI: Ultra DMA Cycle Time Datenrate Standard Dokument [ns] [Mbytes/sec] Mode ATA/ATAPI-4 Mode ATA/ATAPI-4 Mode ATA/ATAPI-4 Mode ATA/ATAPI-5 Mode ATA/ATAPI-5 Mode ATA/ATAPI-5 Mode ATA/ATAPI-5 Paritätsgesicherte Übertragung auf dem ATAPI-Link. Ansteuerung von Festplatten siehe später. 15 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

16 9.8.6 Serial ATA (SATA) Bitserielle Übertragung => - anstelle von 16 Bit-Wörtern, - niedriger Spannungshub, - differentiell. Derzeit 150 Mbytes/sec, mittelfristig 600 Mbytes/sec. Kompatibilität mit dem ATAPI Paketformat nach passender Parallel/Seriewandlung. 4-adriger Datenanschlusss => 16 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess