36. Herbstschule für Hochenergiephysik Maria Laach, September 2004 Das DEPFET-Detektor Detektor Prototyp-System Lars Reuen Universität Bonn Universität Bonn / Universität Mannheim / MPI München (HLL) L.Andricek, P.Fischer, M.Karagounis, R.Kohrs, H.Krüger, G.Lutz, I.Peric, L.Reuen, R.Richter, C. Sandow, M.Schumacher, M.Trimpl, J.Ulrici, N.Wermes,
Vom klassischen Detektor zum aktiven Pixel-Sensor S p G D + n Erster Verstärker (p-jfet) depletierte Diode als Detektor Klassischer Detektor Detektor und erste Verstärkerstufe getrennt Verbindung erhöht Rauschen p+ Integration des JFET S G D p internal gate - n DEPFET Aktiver Pixel-Sensor (z.b. DEPFET) Erste Verstärkerstufe im Detektor Keine Verbindung geringeres Rauschen p+
Das DEPFET Prinzip I source top gate drain MIP clear bulk ~1µm symmetry axis p+ + p - - p+ -- -- - n internal gate + - + + n - 50 µm p+ rear contact Depleted Field Effect Transistor FET ist im Detektorpixel integriert Elektronen werden im internen gate gesammelt und modulieren den Transistorstrom Stromverstärkung ist ungefähr proportional zur Anzahl der Signalelektronen 1 e- e ~ 500pA
Das DEPFET Prinzip II +15V source top gate drain 0V clear 0V bulk ~1µm symmetry axis p+ p p+ -- -- - n internal gate 50 µm n - p+ rear contact Im Gegensatz zum klassischen Detektor müssen die Signalelektronen nen über einen RESET- Kontakt entfernt werden.
Vertex-Detektor des International Linear Colliders (ILC) Optionen: DEPFET CMOS CCD Hohe Auflösung: ~ 5 µm mit bisheriger Technologie möglich Wenig Material gedünnte Sensoren (50 µm statt 300 µm) weniger Signal weniger Rauschen aktive Pixel Sehr schnelle Auslese: 1 GigaPixel in 50 µs 50 MHz pro Zeile
Teil 1 des System: Hybrid-Platine mit Matrix Hybrid Gate-Switcher DEPFET-Matrix 64 x 128 pixels Reset-Switcher CURO II Ctrl Hybrid-Platine!!! gate DEPFET- matrix reset UBS-Board USB- Controller XILINX 2E/3 - Board ADC ADC FPGA Piggyboard Switcher- Protection Power Supply off on off off n x m pixel off reset off off V GATE, ON V GATE, OFF I DRAIN drain 0 suppression V CLEAR, ON V CLEAR, OFF V CLEAR-Control SRAM output
Das passiert auf dem Hybrid Hybrid Gate Switcher Reset Switcher Gate-Switcher DEPFET-Matrix 64 x 128 pixels Reset-Switcher CURO II Ctrl XILINX 2E/3 - Board Piggyboard CURO II UBS-Board USB- Controller ADC ADC FPGA Switcher- Protection Power Supply Switcher geht zeilenweise durch die Matrix CURO liest Strom aus & Null-Unterdrückung SRAM Über Strom/Spannungs-Wandler zur DAQ
Teil 2 des Systems: Datenauslese (DAQ) Hybrid Gate-Switcher USB-Board: Kommunikation Ctrl zwischen XILINX- Board und PC DEPFET-Matrix 64 x 128 pixels CURO II Reset-Switcher S2E/S3-Board: Konfiguration CURO/Switcher Auslese der ADCs SRAM System-Steuerung/Sequencer UBS-Board USB- Controller XILINX 2E/3 - Board ADC ADC FPGA Piggyboard Switcher- Protection Power Supply SRAM
So funktioniert die Datenauslese Hybrid Gate-Switcher DEPFET-Matrix 64 x 128 pixels Reset-Switcher CURO II I U Ctrl UBS-Board XILINX 2E/3 - Board ADC ADC Piggyboard Switcher- Protection ADCs USB- Controller FPGA Power Supply SRAM XILINX
System-Test: Ersatz-Matrix Das System wurde erfolgreich mit einer Ersatz-Matrix als WEB-CAM getestet
System-Test: DEPFET-Matrix Schattenbild: 75µm dicke Wolframmaske Mit SILAB-Logo Ebenfalls beobachtet: Fe 55, Datenaufnahme für Spektrum läuft (Statistik!) System mit DEPFET Matrix funktioniert!
Zusammenfassung DEPFET: Aktive Pixel-Technologie (Sensor mit 1. Verstärkerstufe) Elektronen im internen Gate steuern FET Prototyp-System für den Vertex-Detektor des ILC Produktion 64x128 DEPFET Matrix strombasierter Auslesechip CURO mit Null-Unterdrückung schneller Steuerchip Switcher schnelle USB-basierte DAQ
Ausblick Detailierte Tests des System (Linearität, Rauschen, Frequenzverhalten) Teststrahl am DESY (12/2004) Größere DEPFET-Matrix ( 512x4096 pixel )
Tests der System-Komponenten Switcher: getestet bis 80 MHz 1mW/Kannal @ 30MHz 7200 7000 6800 uncalibrated calibrated (2 cycles) Digital-Teil: getestet bis 110 MHz Rauschen: 37 na ~ 70 e - (gemessen mit Schwellenscans) CURO Leistungsverbrauch: statisch (11kHz): 1.8mW/Kannal 50 MHz: 2.8 mw/kannal Schwellendispersion: getunted kleiner als Sample-Noise threshold [na] 6600 6400 6200 6000 5800 5600 entries 40 30 20 10 0 20 40 60 80 100 120 column calibrated σ = 32nA range = 160nA 0 5600 5800 6000 6200 6400 6600 6800 7000 threshold [na] uncalibrated σ = 425nA range = 1385nA