Dynamische Rekonfigurationvon Echtzeit-Ethernet-Standards mit harten Echtzeitanforderungen Martin Walter a, Johannes Ax a, AurelBuda b, Konstantin Nußbaum c, John Hartfiel a, Thorsten Jungeblut a, Mario Porrmann a a AGKognitronikund SensorikCITEC, UniversitätBielefeld b WAGOKontakttechnikGmbH & Co. KG c FraunhoferAnwendungszentrumIndustrial Automation (IOSB-INA)
Dynamische Rekonfigurationvon Echtzeit-Ethernet-Standards mit harten Echtzeitanforderungen Motivation & Fragestellung Implementierung Untersuchungen& Ergebnisse Zusammenfassung
Motivation Klassische Feldbusse Echtzeit-Ethernet-Varianten 100 MBit/s 1 GBit/s Quelle: http://www.quest-trendmagazin.de/marktanteile-von-ethernet-und.270.0.html 3
Kategorisierung von RTE-Protokollen Standard Ethernet Kategorie A RTE-Protokolle Kategorie B RTE-Protokolle Kategorie C RTE-Protokolle 7 HTTP FTP... HTTP FTP... Echtzeit Anwendung HTTP FTP... Echtzeit Anwendung HTTP FTP... Echtzeit Anwendung 4 3 TCP UDP TCP UDP IP IP TCP UDP IP Zugriffsschicht Echtzeit Daten Protokoll TCP UDP IP Zugriffsschicht Echtzeit Daten Protokoll 2 Ethernet MAC MAC Ethernet MAC MAC Ethernet MAC MAC Angepasste MACRTE MAC 1 PHY PHY PHY PHY CbA RT IRT 4
Problemstellung Es existiert eine Vielfalt an untereinander inkompatibel RTE-Standards Nachteile für Hersteller & Anwender Hohe Anzahl an Produktvarianten Erhöhter Entwicklungsaufwand für Produkte gleicher Funktionalität Beschränkte Auswahl von RTE-Komponenten (für einen speziellen Standard) Netzwerkgrenzen entstehen Forderungen von Anwendern*: An die Adresse der Ethernet-Anbieter richtet sich [(] der Wunsch, etwas so einzurichten, dass in verschiedenen Kopfstationen verschiedene Ethernet-Protokolleeingesetzt werden können und die Kopfstationen automatischerkennen, welches Protokoll gefahren wird. Als Anwender ist für mich die Vereinheitlichung das Wichtigste überhaupt. Dass es nur einen Standard für Hard- und Software gibt. Gateways brauchen die Protokoll- Konvertierung, weil die Maschine mit Maschinen von Mitbewerbern beim Enduser kommunizieren muss. * Quelle: Quest TechnoMarketing 5
Multiprotokoll Lösungen Multiprotokoll-ICs: Hilscher netx TI Sitara H FPGA-basierte Lösungen: Softing(Profinet, H) Beckhoff(EtherCAT) openpowerlink H Größen der Konfigurationsdateien (Ressourceneffizienz) Konfigurationszeiten (Fast-Startup Fähigkeit) Rekonfigurationsmechanismen (Effektivität) Eignen sich FPGA-basierte Systeme für intelligente Netzwerkkomponenten zur Unterstützung mehrere Echtzeit-Ethernet-Standards? 6
Systemarchitektur 7
Hardwareimplementierung SoC Hardwarebasis von Altera und Xilinx: ARM Cortex-A9 Zweikern-Prozessorsystem FPGA-Logik Umgesetzte RTE-Standards: ProfinetIO (PNIO) auf Xilinxund Altera EtherCAT auf Altera Untersuchte Architektureigenschaften: (Re)konfiguration Partielle Rekonfiguration Kompression 8
Ressourcenbedarf Vergleich Altera und Xilinx: Anzahl LUTs und Register vergleichbar Genutzte Speichergröße variiert Unterschiedliche Block-RAM Größen Vergleich PNIO und EtherCAT: Größte Implementierung bestimmt die Größe der PR-Region PR-Design für die PNIO- Implementierung auslegen Kombinatorische Logik Flip-Flops Interner Speicher 25 kluts 16 kregs 100 KB 100 Blocks 20 kluts 12 kregs 80 KB 80 Blocks PNIO (IRT, Altera) PNIO (IRT, Xilinx) 15 kluts 10 kluts 8 kregs 60 KB 40 KB 60 Blocks 40 Blocks EtherCAT (V2.4.0, Altera) Blocks: PNIO (IRT, Altera) 5 kluts 4 kregs 20 KB 20 Blocks Blocks: PNIO (IRT, Xilinx) 0 kluts 0 kregs 0 KB 0 Blocks Blocks: EtherCAT (V2.4.0, Altera) 9
Größen der Konfigurationsdateien Vergleich des Speicherbedarfs: Kompression reduziert Größe um ca. 60% PR-Konfigurationsdateien sind über 70% kleiner Komprimierte PR-Konfigurationsdatei 76% kleiner 7 MB 7 MB 6 MB 6 MB 5 MB 5 MB 4 MB 4 MB 3 MB 3 MB 2 MB 2 MB 1 MB 1 MB 0 MB Gesamtes Design ohne Gesamtes Design mit PR-Region ohne PR-Region mit 0 MB Gesamtes Design ohne Gesamtes Design mit PNIO (IRT, Altera) PNIO (IRT, Xilinx) EtherCAT (V2.4.0, Altera) 10
Konfigurationszeiten Xilinx: Konstante Übertragungsrate Konstante Wortbreite Altera: Reduzierte Übertragungsrate (sfall) Reduzierte Wortbreite (PR-Fall) 50 ms 40 ms 30 ms 20 ms 10 ms 0 ms Gesamtes Design ohne Gesamtes Design mit PR-Region ohne PR-Region mit PNIO (IRT, Altera) PNIO (IRT, Xilinx) 11
Zusammenfassung Flexible Systemarchitektur Unterstützung mehrerer RTE-Standards Rekonfiguration zur Laufzeit FPGA-Implementierung Profinet-IO (Xilinx, Altera) EtherCAT(Altera) Speicherplatz-& Konfigurationszeiteinsparung Kompression ist herstellerabhängig Partielle Rekonfiguration im Vorteil Partiell rekonfigurierbare FPGA-basierte Multiprotokoll-Systeme eignen sich grundsätzlich für RTE-Standards mit harten Echtzeitanforderungen Ermöglicht Fast-Startup, Bridgefunktionalität, Protokollerkennung, nachträgliche Updates 12
Vielen Dank für Ihre Aufmerksamkeit! Martin Walter CITEC Universität Bielefeld, Arbeitsgruppe Kognitronik und Sensorik, mwalter@cit-ec.uni-bielefeld.de