Fertigungsgerechtes Design dfm Teil A -Leiterplatte Fehler und Unklarheiten minimieren - Kosten reduzieren - Termine einhalten Regionalgruppe Düsseldorf zu Gast bei Ruwel 03.12.2015 Hanno Platz, Firma GED GESELLSCHAFT FÜR ELEKTRONIK UND DESIGN mbh Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 1
Fertigungsgerechtes Design - dfm Viele Leiterplattendesigns sind nicht fertigungsgerecht Die Informationen für die Produktion sind oft unvollständig und nicht eindeutig Problem: Rückfragen und Verzögerungen sind die Folge Der Hersteller muss prozessbedingte Anpassungen an den Daten vornehmen Der Hersteller manipuliert aber auch die Daten, um seine Produktion zu vereinfachen Gefahr: Elektrische Hintergründe kennt der Hersteller nicht, die bleiben dann unberücksichtigt Bleifrei-Lötprozesse machen Anpassungen an Footprints und Lötstopplack erforderlich Leiterplatten werden komplexer, Problem: Toleranzketten werden enger Neue Bauteile erfordern individuelle Anpassungen an Pads und Lötstopplack und Pastendaten Die Anforderung an die Qualifikation des Designers ist drastisch gestiegen Problem: Dem Arbeitsmarkt stehen nicht genügend gut ausgebildete Designer zur Verfügung Herausforderung: Die Durchlaufzeiten für Entwicklung schrumpfen, die Lieferzeit werden kürzer Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 2
Bauteile und Footprint Die Definition der Bauteile erfolgt nach Pastenschablone Lötstoppmaske Bauteilgeometrie PCB- Design Padgeometrie Die Optimale Definition der Bauteile-Footprints ist ausschlaggebend für die produzierbarkeit und die Qualität der Baugruppe! Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung diversen Kriterien: Bauteil Gehäuse Toleranzen Bauteil Anschlüsse Toleranzen Umweltbedingungen und Normen Bestücken Technologie, Maschinen Löten Chemie & Verfahren, Metallurgie Anschlusstechnik, Materialauswahl usw. Testen Automaten, elektr., optisch, u.a. Elektrische Funktion (zb. Isolation, Strom) Hochfrequenz Eigenschaften, EMV, HS Thermische Funktion (zb. Entwärmung) Reparatur, Service Umwelt und Entsorgung 3
Symbol für das Layout (PCB Footprint) Gehäusegeometrie (Bauteilkörper) Bauteil Mittelpunkt 1 14 Pad s Anschlüsse 7 U1 8 Component Name Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 4
Land Pattern Definition nach IPC 7351 Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 5
Toleranzketten Bohrung Restring Versatz Leiterbild zu Bohrloch Berechnungsmethoden Tol gesamt = Einzeltoleranzen Tol gesamt = Bohrlochversatztol. (+/- 0,05mm) + Belichtungstoleranz (Film/ Direktbel.) Minimaler Restring: Tol gesamt /2 + minimale galv. Auflage + minimale HAL. Schichtdicke Toleranzen Leiterbild (panel) + Bohrung + Lötstoppmaske+ Bauteilanschlüsse Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 6
Bauteile- und Leiterplattenkomplexität Epcos DSSP-package Pitch 220µm Bottom terminated component Quelle: Fa. GED Mikrobauteile wie CSP, BTC und hochpolige BGAs sind eine neue Herausforderung für das Leiterplattendesing und die Fertigung Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 7
Beispiel Bauteildruck Der Leiterplattenhersteller optimiert i.d.r. derartige Designfehler, der Text wird meisst komplett entfernt oder er wird unlesbar. Quelle: Fa. Contag Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 8
Beispiel LötstopplackFreistellung Fehler in der Definition der Lötstoppmaske können zu Lötproblemen führen, oder auch zu unzureichender Isolation Zwischen Pads und Leiterzügen LSL-Freistellung zu groß LSL-Freistellung zu klein LSL-Freistellung M1:1 Anpassung erfolgt durch Hersteller, Quelle: Fa. Contag nach Abstimmung mit Designer Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 9
Beispiel Kupferlagen, Slivers etc. Abstandsunterschreitungen von Leiterbahnen zu Pads mit gleichem Potential, führen in der AOI zu Fehlermeldungen Quelle: Fa. Contag Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 10
Abstandsunterschreitungen in Flächen Werden 2 Viasinnerhalb eines Kupferpolygons auf einen bestimmten Abstand zu einander geschoben, so entstehen dazwischen derartige Schnurrbärte. Der Mindestabstand im Kupfer wird unterschritten! Quelle: Fa. GED Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 11
Abstandsunterschreitungen in Flächen Wird beispielweise ein Via näher als 0,2mm zu dem Polygon mit dem gleichen Netzpotential geschoben, so entsteht ein unzulässig kleiner Abstand, was viele CAD-Systeme nicht als Fehler erkennen. Quelle: Fa. GED Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 12
Abstandsunterschreitungen in Flächen In dieser Negativ-Lage entsteht kein Übergang zwischen den Polygon-Segmenten. Jedoch laut DRC ist alles OK. Quelle: Fa. GED Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 13
Beispiel Leiterplattenkontur Auf geschlosse Kontur achten Keine Mehrfachkonturen erzeugen Ausbrüche in der Leiterplatte gehören ebenfalls in die Kontur Keine Kupferkennzeichnungen für die Kontur Kantenmetallsierung müssen in Dokumentation stehen Quelle: Fa. Contag Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 14
Teardrops, Snowman& Co. Geringerer Ausschuss und höhere Zuverlässigkeit bei Bohrversatz Pro: Tearadrops gleichen Bohrversatz aus und verstärken die Anbindung der LB Contra: sie verändern u.u. die Impedanz bei Highspeed Designs Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 15
Innenlagen: non functional pad removal Unter dem Begriff non functionalpadremoval (NFPR) versteht man das Eliminieren aller nicht angeschlossenen Padsaus den Innenlagen. Pro: höhere Standzeiten der Bohrer, sicherer DesmearProzess, Pro Highspeed Design: Verbesserung der Kapazitätswerte der Vias Contra: Verstärkung der Dk Hülse in der Z-Achse Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 16
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Viasoder PTH Padsdirekt an SMD Pads Abfließen von Lötzinn in die Bohrung Verschleppung von Prozesschemie in die Bohrung bei chem. Ni/Au Oberflächen führt dann zu Benetzungsfehlern beim löten Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 18
Grenzen bei Finepitch Bauteilen Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 19
Dfm-Analyse zur Verifizierung der Fertigungsdaten Dfm CAD Tools helfen bei der Überprüfung von Designregeln und fertigungsgerechten Layouts Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 20
Conclusion: 1. Zunächst die Leiterplattentechnologie klären, Lagenaufbau, Restringe, Toleranzen, Toleranzketten, Aspect Ratio, Lötstopplack, usw. 2. Rücksprache mit Fertigung, falls Abweichungen vom Standard 3. DRC, dft, dfc Checks der Ausgabedaten vornehmen 4. Vollständige Fertigungsdaten und widerspruchsfreie Dokumentation (Daten die nicht benötigt werden sollten nicht mit geliefert werden) 5. Welche Angaben gelten? Daten- Dokumentationszng.- Bestelldaten?? 6. Checklisten helfen bei der Überprüfung und bei Änderungen Jede Rückfrage verzögert den Liefertermin Unvollständige und unklare Angaben verursachen großen Schaden Fachwissen und Sorgfalt des Designers helfen dies zu vermeiden! Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung 21