Analyse und Optimierung von verspannten Schichten auf CMOS - Transistoren

Analyse und Optimierung von verspannten Schichten auf CMOS - Transistoren T. Baldauf a, R. Illgen b, S. Flachowsky b, T. Herrmann b, T. Feudel b, J. Höntschel b, M. Horstmann b, W. Klix a, and R. Stenzel a a Fakultät Elektrotechnik, Hochschule für Technik und Wirtschaft Dresden, Friedrich- List-Platz 1, 01069 Dresden, Germany b GLOBALFOUNDRIES Dresden Module One LLC & Co.KG, Wilschdorfer Landstrasse 101, 01109 Dresden, Germany Zusammenfassung Die Leistungsfähigkeit von Complementary-Metal-Oxide-Semiconductor- Field-Effect-Transistoren (CMOSFET) kann mit Hilfe einer mechanischen Verspannung der Bauelemente wesentlich gesteigert werden. Zur Analyse und Optimierung der eingesetzten verspannten Schichten sind experimentelle Untersuchungen sowie TCAD-Simulationen bezüglich einzelner Prozessparameter vorgenommen worden. In einem Vergleich zwischen verspanntem und unverspanntem Transistor zeigte der n-mosfet bei gleichem Sperrstrom eine Steigerung des Drainstroms von 6 % und der p-mosfet von 28 %. Für die Optimierung des Verspannungseintrags wurden Variationen der Dicke und der intrinsische Verspannung der Schicht sowie der Gatehöhe in einzelnen Experimenten untersucht und mit Hilfe von Simulationen quantitativ analysiert. In jedem Teilexperiment konnte eine Steigerung der mechanischen Verspannung im MOSFET an Hand gemessener und errechneter Daten nachgewiesen werden. Zusätzlich zu einer leichten Erhöhung der Verspannung im Inversionskanal konnten mit der Verringerung der Gatehöhe auch die kapazitiven Eigenschaften des Transistors verbessert werden, wodurch sich die Ringoszillatorfrequenz um ca. 70 MHz steigerte. 1 Grundlagen der mechanischen Verspannung von CMOS Transistoren Das Einprägen von mechanischer Verspannung in das Silizium der MOSFETs kann mit Hilfe verschiedener Ansätze realisiert werden. Die Abscheidung intrinsisch verspannter Nitridschichten (Plasma-Enhanced-Nitride, PEN) über den Transistoren (Abbildung 1.1) ist eine Möglichkeit das Siliziumgitter im Kanal mit einer Zug- bzw. Druckverspannung zu versehen. Hierbei bestimmen Prozessparameter ob die PEN-Schicht eine Zug- (Tensile-PEN, TPEN) oder Druckwirkung (Compressive-PEN, CPEN) auf den Transistor ausübt. Da n und pmosfet unterschiedlich auf mechanische Verspannung reagieren ist es von Vorteil ein Verfahren anzuwenden, welches zwei entgegengesetzt verspannte PEN-Schichten vorsieht (Dual-Stress-Liner, DSL) [1]. Fachhochschule Schmalkalden 1

Abbildung 1.1: Schematische Darstellung eines n-mosfets mit zugverspannter PEN- Schicht sowie eines p-mosfets mit druckverspannter PEN-Schicht Die mechanische Verspannung des Kristallgitters beeinflusst unter anderem die Beweglichkeit der Ladungsträger [2]. Eine erhöhte Beweglichkeit ermöglicht bei gleichbleibender elektrischer Spannung zwischen Drain und Source einen größeren Stromfluss. Am effektivsten wirkt sich dieser Effekt im Inversionskanal zwischen dem Source- und dem Draingebiet aus, da dieser Bereich durch eine hohe Ladungsträgerdichte bestimmt wird. Die Ladungsträger des n-mosfets sind die Elektronen mit einer Grundbeweglichkeit von μ n = 1400 cm 2 V1 s1. Im unverspannten Siliziumgitter befinden sie sich zu gleichen Teilen in den sechsfach entarteten Leitungsbandtälern (Orbitale) [3]. Jedes Orbital wird durch eine Leitungsbandenergie und eine effektive Transportmasse der Elektronen im Orbital charakterisiert. Unter einer uniaxialen Zugverspannung in <110>Richtung hebt sich die Leitungsbandenergie der vier In-plane-Täler bzw. senkt sich die der zwei Out-of-plane-Täler [4]. Da die Elektronen stets bestrebt sind den Zustand der geringsten Energie einzunehmen, verlagert sich ein Großteil von ihnen in die beiden Out-of-plane-Täler, die eine geringe effektive Transportmasse und somit eine erhöhte Ladungsträgerbeweglichkeit in Kanalrichtung bieten. Die Ladungsträger im Inversionskanal des p-mosfet sind die Löcher (Elektronenfehlstellen). Sie befinden sich zu 65% im schweren Löcherband und besitzen damit im unverspannten Zustand eine hohe effektive Masse, die eine geringe Grundbeweglichkeit von µ p = 450 cm 2 V 1 s 1 bedingt. Ein weiterer Grund für die schlechte Beweglichkeit ist die starke Streuung unter den Bändern [5]. Beide Ursachen können durch einer uniaxialen Druckverspannung in <110>Richtung zu Gunsten der Löcherbeweglichkeit beeinflusst werden. Die Löcher sind in dem Fall bestrebt das energetisch angehobene leichte Löcherband zu besetzen, welches ihnen somit auch die bessere Beweglichkeit bietet [6]. 11. Nachwuchswissenschaftlerkonferenz 14. April 2010 2

In Abbildung 1.2 ist dazu das qualitative Verhalten der Ladungsträgerbeweglichkeit in Abhängigkeit vom Grad der Verspannung σ dargestellt. Man erkennt, dass der n-mosfet auf Zugverspannungen in Kanalrichtung positiv reagiert und für den p-mosfet entgegengesetzt dazu Druckverspannungen von Vorteil sind. Abbildung 1.2: Prozentualer Gewinn des Sättigungsstroms für n- und p-mosfet in Abhängigkeit vom der PEN-Verspannung 2 Experiment Im Experiment ist zuerst ein Vergleich zwischen verspannten und unverspannten Transistoren durchgeführt und nach mehreren Kriterien ausgewertet worden. Die signifikanteste Aussage kann mit Hilfe der Universalkennlinie getroffen werden, bei der die Sperrströme der Transistoren logarithmisch über die zugehörigen linear dargestellten Sättigungsströme aufgetragen werden. An Hand der Abbildung 2.1 konnte für den n-mosfet eine Steigerung des Sättigungsstroms bei gleichem Sperrstrom um 6 % für einen verspannten Transistor nachgewiesen werden. Der p-mosfet zeigte mit einer Verbesserung um 28 % eine wesentlich stärkere Reaktion auf die mechanische Verspann Abbildung 2.1: Universalkennlinie für n- (links) und p-mosfet (rechts) mit neutraler und verspannter PEN-Schicht Fachhochschule Schmalkalden 3

Ein weiteres Indiz für die Einprägung einer mechanischen Verspannung ist die Differenz der Schwellspannungen von verspanntem und unverspanntem Transistor. Durch die Anhebung bzw. Absenkung der Valenz- und Leitungsbandenergie in den verschiedenen Bereichen der Brillouin-Zone verringert sich sowohl bei uniaxial kompressiver als auch bei uniaxial tensiler Verspannung global gesehen der Abstand (Bandlücke) zwischen dem Leitungsbandminimum und dem Valenzbandmaximum. Die Änderung der Schwellspannung wurde für den n-mos- FET mit ΔU Th,sat = 9 mv und für den p-mosfet mit ΔU Th,sat = 60 mv bestimmt. Um den Eintrag der Verspannung zu verbessern sind verschiedene Prozessparameter experimentell und mit Hilfe von Simulationen untersucht worden. Die Teilexperimente sahen eine leichte Erhöhung der intrinsischen Verspannung des TPEN von σ TPEN = 1.5 GPa auf 1.6 GPa und 1.7 GPa, eine Erhöhung der PEN- Dicke von 45 nm auf 50 nm für den TPEN und von 60 nm auf 70 nm für den CPEN und eine Verringerung der Gatehöhe für beide Transistoren von 80 nm auf 70 nm vor. Für das Teilexperiment zu den intrinsischen Verspannungen des n-mosfet konnte an Hand einer leichten Verringerung der Schwellspannung für σ TPEN = 1.6 GPa und σ TPEN = 1.7 GPa auch eine leichte Erhöhung der Kanalverspannung nachgewiesen werden. Jedoch zeigte die Universalkennlinie der beiden Variationen im Vergleich zu dem Ausgangsparameter σ TPEN = 1.5 GPa nur eine äquivalente Zunahme von Sperr- und Sättigungsstrom und keine direkte Leistungssteigerung des Transistors. Im Vergleich zwischen den beiden verschiedenen Dicken der verspannten Schichten konnte sowohl für den n- als auch für den p-mosfet keine sichtbare Änderung der elektrischen Parameter festgestellt werden. Aufgrund der erhöhten Dicken sollten die verspannten Schichten selbst besser relaxieren und somit auch eine stärkere Gitterdeformation im Transistor bewirken. Dieser Effekt scheint jedoch mit den Schichtdicken der Ausgangsstrukturen bereits ausgereizt zu sein. Die Reduzierung der Gatehöhe dient in erster Linie der Verkleinerung der parasitären Kontaktkapazität, aber auch die vertikale Verspannungseinkopplung kann, wie Simulationen zeigten, damit gesteigert werden. Über die Auswertung der experimentell ermittelten Schwellspannungen bzw. der Universalkennlinien der beiden Transistortypen konnte jedoch keine Veränderung am Verspannungseintrag festgestellt werden. Die Messungen der Ringoszillatorfrequenz und der Miller-Kapazität (Abbildung 2.2) bestätigten die Vermutung einer Reduzierung der Kontaktkapazität, wodurch eine schnellere Transistorschaltzeit ermöglicht wurde. 11. Nachwuchswissenschaftlerkonferenz 14. April 2010 4

Abbildung 2.2: Ringoszillatorfrequenz und Miller-Kapazität für n- und p-mosfet mit 80 nm und 70 nm Gatehöhe 3 Simulation Mit Hilfe der Simulationssoftware Sentaurus Workbench Advanced (Version A-2008.09) von Synopsys wurde für n- und p-mosfet jeweils ein Transistormodel, bestehend aus Prozess- und Bauelementesimulation, erstellt und die einzelnen Teilexperimente rechnergestützt geprüft. Zusätzlich konnten ein quantitativer Einblick zur Verspannung im Inversionskanal gewonnen sowie weitere Variationen der bereits erwähnten Prozessparameter analysiert werden. Für ein besseres Verständnis wurde ein simulierter n-mosfet mit PEN-Schichten bezüglich der Ausbreitung der Verspannung untersucht (Abbildung 3.1). In erster Linie überträgt sich die Verspannung der Nitridschicht biaxial auf die darunter liegenden Erweiterungsgebiete und staucht damit deren Gitterstruktur. Die komprimierten Source- und Draingebiete üben somit auf das Silizium (Inversionskanal) zwischen ihnen eine Zugverspannung aus. Dieser Teil der Verspannung wirkt jedoch nur in Kanalrichtung (x-richtung) und kann somit als uniaxial angenommen werden. Die rechte Seite der Abbildung 3.1 verdeutlicht die vertikale Ausbreitung (y-richtung) der Verspannungen über ein druckverspanntes Gate. Abbildung 3.1: 2D-Verspannungsprofil in lateraler (x, rechts) und vertikaler (y, links) Richtung für einen n-mosfet mit zugverspannter Nitridschicht (45 nm, 1.5 GPa) Fachhochschule Schmalkalden 5

Die Simulationen zu den erhöhten intrinsischen Verspannungen der tensilen Nitridschicht zeigen an Hand der mittleren Kanalverspannung aus Tabelle 3.1, dass auf diese Weise eine Steigerung des Verspannungseintrages möglich ist. Jedoch bewirkt eine Änderung von 200 MPa der Nitridverspannung nur eine kleine Verbesserung von ca. 10 MPa in Kanalrichtung. Um auch eine deutliche Leistungssteigerung des n-mosfet zu erzielen wäre eine intrinsische Verspannung von 2.5 GPa der Nitridschicht nötig, was jedoch aus prozesstechnischer Sicht nicht herstellbar ist. Tabelle 3.1: Simulierte Kanalverspannungen in Abhängigkeit der intrinsischen TPEN-Verspannung (n-mosfet mit 70 nm Gatehöhe) TPEN-Verspannung ζtpen Mittlere Kanalverspannung ζxx,mean (MPa) Mittlere Kanalverspannung ζyy,mean (MPa) ID,sat (μa/μm) (50 nm Dicke) 1.5 GPa 285-325 1043.3 1.7 GPa 297-388 1057.6 2.0 GPa 316-481 1077.2 2.5 GPa 347-637 1104.8 4 Danksagung Das Projekt CoolTrans/STRESSOREN, Projektnummer 13579/2323, welches der Veröffentlichung zu Grunde liegt, wurde im Einklang mit der Technologischen Förderung für regionale Entwicklung der Europäischen Union (ERDF) und der sächsischen Aufbaubank finanziert. Der Autor der Veröffentlichung trägt die Verantwortung für alle veröffentlichten Inhalte. Literatur [1] C. D. Sheraw, et al.: Dual Stress Liner Enhancement in Hybrid Orientation Technology, VLSI Technology 2005, 14-16 June, pp.12-13 [3] A. Schenk: Halbleiterbauelemente Physikalische Grundlagen und Simulation, 2003, Skript ETH Zurich, Integrated Systems Laboratory [5] S.E. Thompson, et al.: Future of Strained Si/Semiconductors in Nanoscale MOSFETs, IEDM 2006, 11-13 Dec., pp. 1-4 [4] K. Uchida, et al.: Physical Mechanisms of Electron Mobility Enhancement in Uniaxial Stressed MOSFETs and Impact of Uniaxial Stress Engineering in Ballistic Regime, IEDM 5. Dec. 2005, pp. 129-132 [2] Y. Sun, et al.: Physics of strain effects in semiconductors and metal-oxidesemiconductor field-effect transistors, Journal of Applied Physics, May 2007, Vol. 101 No. 10, pp. 104503-104503-22 [6] S. E. Thompson, et al.: Uniaxial-Process-Induced Strained-Si: Extending the CMOS Roadmap. IEEE Transactions, 2006, Vol. 53, No. 5, pp. 1010-1020. 11. Nachwuchswissenschaftlerkonferenz 14. April 2010 6