PCI Express 3.0 Features and Highspeed Switching / Interconnect

PCI Express 3.0 Features and Highspeed Switching / Interconnect Präsentation von Conrad Sachweh

Gliederung 1. Was ist PCIe 2. PCIe 3.0 Features 3. Switches 4. Fazit Präsentation von Conrad Sachweh 2

1. Was ist PCIe verbreiteter Standard viele Anwendungs gebiete Präsentation von Conrad Sachweh 3

1.1 Vergleich der Standards Protokoll Jahr Bandbreite System Taktrate (beschlossen) (MB/s) (MHz) PCI 1991 133-533 Bus 33-66 PCI-X 1999 532-1064 Bus 66-533 AGP 1997 2133 P2P 66-528 PCIe 1.x 2003 250 P2P 1.250 PCIe 2.x 2007 500 P2P 2.500 PCIe 3.x 2010 985 P2P 4.000 PCIe 4.x 2015? 1969 P2P? PCIe: pro Lane Präsentation von Conrad Sachweh 4

1.2 PCI Bus CPU Ram Bus Nachteile: Sound USB Graphik Maus Tastatur wenige Geräte hohe Taktfrequenz nicht möglich nur ein Transfer gleichzeitig hohe Latenz Präsentation von Conrad Sachweh 5

1.3 PCI Express Punkt zu Punkt Verbindung CPU Switch Vorteile: Grafik höhere Frequenz parallele Datenübertragung skalierbar USB Präsentation von Conrad Sachweh 6

1.3 PCI Express Lanes von x1 bis x32 Lane besteht aus TX und RX TX bzw. RX besteht aus TX_P, TX_N + und Präsentation von Conrad Sachweh 7

1.4 Technik Präsentation von Conrad Sachweh 8

2. PCIe 3.0 Features 1. Kodierung 2. Latenzreduzierung 3. Protokollverbesserung 4. Speicherverwaltung 5. Kommunikation Präsentation von Conrad Sachweh 9

2.1 Kodierung Verdoppelung auf 8GT/s selber Funktionsumfang 1,54% zu 20% Overhead Nutzdaten in 1kB Übertragung 128b/130b 8b/10b 0 500 1000 Overhead Nutzdaten Übertragen Präsentation von Conrad Sachweh 10

2.2 Latenzreduzierung Transaction Processing Hints Zielressource im Paket direkte Nutzung des CPU Caches direkte Nachrichtenübermittlung Präsentation von Conrad Sachweh 11

2.2 Latenzreduzierung ohne TPH PCIe Karte Arbeitsspeicher CPU Cache mit TPH Präsentation von Conrad Sachweh 12

2.2 Latenzreduzierung ID based ordering Datenstau blockiert nicht ganzes System Möglichkeiten strenges Ordering entspanntes Ordering ID based Ordering Präsentation von Conrad Sachweh 13

2.2 Latenzreduzierung R2 R1 P2 NP2 R1 P1 Graka CPU P= schreiben (Post) NP = lesen (Non-Posted) R = Antwort (Response) Präsentation von Conrad Sachweh 14

2.3 Protokollverbesserung Atomic Operations Synchronisation zwischen Prozessen einfacher neue Pakettyp FetchAdd Swap Compare & Swap CPU Karte Logik Ram Präsentation von Conrad Sachweh 15

2.4 Kommunikation Multicast Paket an mehrere Empfänger Präsentation von Conrad Sachweh 16

2.5 Speicherverwaltung BAR Allocation viel Speicher, z.b. Grafikkarten Adressraum knapp Resizable BAR Minimum und Maximum angeben Bar Allocation dynamisch Präsentation von Conrad Sachweh 17

2.5 Speicherverwaltung Bios Resizable BAR 256MB Info min. 256MB max. 4GB 256MB 4GB Bios entscheidet Präsentation von Conrad Sachweh 18

3. Switches PCIe Hierarchie Signal Switch Packet Switch Anwendung Präsentation von Conrad Sachweh 19

3. Switches CPU Grafik Präsentation von Conrad Sachweh 20

3.1 PCIe Hierarchie Beispiel Präsentation von Conrad Sachweh 21

3.2 Signal Switch Beispiel Pericom 2 Lanes auf 1/ 2 Endgeräte Umschaltzeit: 5-25ns De-/Multiplexer passiv Logik evtl. vorhanden Präsentation von Conrad Sachweh 22

3.3 Packet Switch Packet Switch alle 3 Schichten aktive Adressauswertung Unterstützung für Features nötig IDT und PLX Präsentation von Conrad Sachweh 23

IDT/PLX Ports/Lanes PLX 96 Lanes auf 24 Ports IDT 64 Lanes auf 16 Ports Unterschiedliche Konfigurationen während Betrieb veränderbar Präsentation von Conrad Sachweh 24

3.4 Partitionierung Präsentation von Conrad Sachweh 25

Anwendungsfälle Präsentation von Conrad Sachweh 26

Anwendungsfälle Präsentation von Conrad Sachweh 27

5. Fazit schnell Punkt zu Punkt Switches nötig entlastet CPU ständige Entwicklung Dualcore GPU Präsentation von Conrad Sachweh 28

Ende vielen Dank für die Aufmerksamkeit Präsentation von Conrad Sachweh 29

Quellen www.intel.com www.plxtech.com www.pericom.com www.pcisig.com Script zu IBN SS13 (Artur Andrzejak) Präsentation von Conrad Sachweh 30