FPGA-basierte Systeme zeitgemäß entwickeln

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1 Unsere Premium Sponsoren Unsere Business Sponsoren wird präsentiert von: München Mai 2019 FPGA-basierte Systeme zeitgemäß entwickeln auf Europas größtem Fachkongress, rund um die programmierbaren Elektronikbausteine, vom Mai 2019 im NH Hotel München-Dornach. Ein Projekt von Marken und Partnern der

2 Holen Sie alles aus Ihren FPGA-basierten Systemen heraus! Kongress-Themen FPGA-Technologien haben einen wahren Evolutionssprung vollbracht, was neue Denkansätze und Lösungen von Hardware- als auch Software- Entwicklern erfordert. Mit dem FPGA-Kongress, der vom Fachmagazin ELEKTRONIKPRAXIS und dem Design- und Schulungscenter PLC2 GmbH veranstaltet wird, greifen wir diesen Fortschritt herstellerübergreifend auf und fokussieren uns dabei auf anwendergerechte Lösungen, die Sie schnell in Ihren eigenen Entwicklungs-Alltag integrieren können. Egal, ob Sie die Welt der Field Programmable Gate Arrays gerade erst kennenlernen oder schon ein alter Hase sind: Der FPGA-Kongress bietet für jeden Wissensstand den passenden Anschluss. Stimmen aus der Branche Applications Automotive & Video Board Level Safety & Security Language 5G & Tele-/Datacom AI & Machine Learning Embedded Tutorial Tracks Basics Einführung Sehr gelungene Veranstaltung zur FPGA-Thematik. Sehr interessante Fachbeiträge. Internationale Expertenvorträge waren sehr gut, Organisation und Zusammensetzung sehr gut. Feedback eines Ausstellers Thomas Kuhn, HTV GmbH

3 Programm Dienstag, 21. Mai 2019 AUTOMOTIVE & VIDEO BOARD LEVEL 5G & TELE-/ DATACOM LANGUAGE TUTORIALS 07:45 Registrierung 08:45 Begrüßung durch ELEKTRONIKPRAXIS und PLC2 09:00-09:45 MPSoC High ASIL Power Solutions Centralized vs Decomposed Jing Y. Guo, Xilinx - MPS Leiterplattendesign für FPGAs Ronald Weber, CADFEM FPGAs für Cloud Computing & Acceleration! Jens Stapelfeldt, Xilinx VHDL for Synthesis Coding Patterns Vivado Flow 09:45-10:30 Batteriegestützte Applikationen der Videodatenverarbeitung und optischen Übertragung Dr. Jörg Pospiech, AVT Starrflexible Multilayer für den Highspeed-Data- Transfer Arnold Wiemers, Leiterplatten Akademie The entire signal chain from antenna to digital with the Xilinx Zynq UltraScale+ RFSoC Andreas Radmer, EBV Elektronik The VHDL Type System - Special Techniques for Synthesis 10:30-11:15 11:15-12:00 Kaffeepause und Ausstellung FPGA-Based 2.3 MP Video Camera for Autonomous Driving and ADAS Gordan Galic / Christian Grimm, Xylon Utilizing models for SoC Hardware and Software co-design Baruch Mitsengendler, Mathworks Software Defined Radio Thomas Hauer, Arrow - Analog Devices Outtakes Advanced VHDL Programming Techniques Vivado Optimization 90 min. 12:00-12:45 Videodatenübertragung per DMA mit PCI Express Thomas Zerrer, Smartlogic Advanced Design and Practical Power Design Solutions for Next Generation FPGA/ SoCs from 80W to 300W Jens Ejury / Jay Radhakrisnan / Tony Ochoa, Xilinx - Infineon IIOT from the cloud to the edge Karl Wachswender, Intel PSG MatLab HDL on Microsemi FPGA Dennis Schmidt, Arrow Mittagspause und Ausstellung 12:45-13:45 13:45-14:15 KEYNOTE: FPGAs the dawn of a new era Jose Alvarez, CTO Intel PSG 14:15-15:00 Multi-Camera Design Framework for the Xilinx Autonomous Driving Platform Gordan Galic, Christian Grimm, Xylon High Frequency Trading using Xilinx VUS+ Vincent Martinez, REFLEX CES Probleme bei der Erzeugung eines Triggersignals für die Auswertung von Highspeed Bitmustern Mirko Lawin, ADVA VHDL for Simulation Coding Patterns Designing a Zynq Ultra- Scale+ MPSoC System in Vivado - Part 1 Stefan Krassin, PLC2 15:00-15:45 Iterative Algorithmen für FPGAs am Beispiel einer einfachen Bildverarbeitung Christian Siemers, TU Clausthal Vision Retrofit-Lösungen am konkreten Beispiel Oliver Helzle, hema electronic GmbH Implementierung einer generischen SDR-Plattform auf Basis des Zynq Ultrascale+ RFSoC Markus Appel, IHP Micro electronics VHDL Protected Types VHDL Data Structures for Verification 15:45-16:30 16:30-17:15 Kaffeepause und Ausstellung Streaming of frame buffer data over Ethernet for the Zynq architecture Michael Hänsel, TU Ilmenau Micron DDR4 Gerhard Risse, Arrow FPGA-powered data plane programmability and hardware acceleration for 5G network solutions Silviu Adrian Sasu, ADVA Introduction to FPGA VHDL Verification based on UVVM Espen Tallaksen, Bitvis AS Designing a Zynq Ultra- Scale+ MPSoC System in Vivado - Part 2 Stefan Krassin, PLC2 17:15-18:00 Application interface for easy video in-/output with Linux and AXI VDMA Albrecht Heß, TU Ilmenau Mircon DDR4 vs. LP-DDR4 Gerhard Risse, Arrow FlueNT10G: Highly Accurate Multi-Gigabit Network Measurements on FPGA Andreas Oeldemann, TU München Advanced FPGA VHDL Verification based on UVVM Espen Tallaksen, Bitvis AS 45 min 19:00 Abendveranstaltung

4 Mittwoch, 22. Mai 2019 BASICS EMBEDDED APPLICATIONS LANGUAGE TUTORIALS 08:15 Registrierung 09:00-09:45 Plus, Minus, Mal, Geteilt Durch Die vier Grundrechenarten im FPGA Harald Flügel, Arrow Microsemi RISC-V update Jens Huettemann, Arrow Microsemi JESD204B - Interfacing Highspeed ADC s and DAC s with Microsemi FPGA Dennis Schmidt, Arrow OSVVM, VHDL s #1 FPGA Verification Library Jim Lewis, Synthworks Operating Vivado in a Git/ GitLab Environment 09:45-10:30 Realisierung von Source- Synchronous Interfaces in UltraScale Bausteinen Georg Hanak, Avnet EMG Silica Multicore Software Emulation & Debugging with Microsemi RISC-V Christian Rudel, Arrow Microsemi JESD204 Survival Guide Thomas Hauer, Arrow - Analog Devices 10:30-11:15 Kaffeepause und Ausstellung 11:15-12:00 FPGA Schaltungstechnik QEMU Quick Emulator and PL Co-Simulation for Zynq UltraScale+ MPSoC Ernst Wehlage, PLC2 System View VSI Sandeep Dutta, Xilinx Down to earth C++ for Embedded Martin Weitzel, Ingenieur büro Martin Weitzel Using the OSVVM AXI4-Lite Models Jim Lewis, Synthworks 12:00-12:45 Interfacing High-Speed ADC Getting Started with arm Design Start Isolation Design Flow Georg Hanak, Avnet EMG Silica 12:45-14:15 Mittagspause und Ausstellung 14:15-15:00 Xilinx XDC - Constraining made simple (part 1) Experience with Register Automation Tools and Methods for FPGA-SW Interface Dr. Wolfgang Schlecker, HENSOLDT Erstellen eines Simulations Testcases Hans-Jürgen Schwender, TRIAS Mikroelektronik VHDL-2019, and OSVVM Perspective on What is New and Exciting Jim Lewis, Synthworks Making a structured VHDL testbench for beginners Espen Tallaksen, Bitvis AS 15:00-15:45 Managing Register Banks in the Cloud with airhdl Guy Eschemann, noasic/ Enclustra Interfacing MIPI Sensors and FPGAs Möglichkeiten und Grenzen MIPI Sensoren mit FPGAs zu nutzen Matthias Schaffland, Sensor to Image Self-Checking Using the OSVVM Generic Scoreboard Jim Lewis, Synthworks 15:45-16:30 Kaffeepause und Ausstellung 16:30-17:15 Xilinx XDC - Constraining made simple (part 2) Xilinx Petalinux / Yocto in einer Docker Container Umgebung Marco Höfle, Avnet EMG Silica Creation of an application with Xilinx Tool System Generator with subsequent IP core integration in Vivado Christina Junger, TU Ilmenau SystemVerilog smarte Features für die FPGA (VHDL) Design Verifikation Hans-Jürgen Schwender, TRIAS Mikroelektronik Making an advanced testbench using models, scoreboards, verification components, high level trans actions and more Espen Tallaksen, Bitvis AS 17:15-18:00 Building root filesystem, Linux Kernel and U-Boot for the Zynq with Buildroot Pavol Kurina, IT Consulting Time-sensitive networking (TSN), what is it and how can it be implemented using FPGA technology Sven Meier, Arrow - NetTimeLogic 18:00 Ende Tag 2

5 Donnerstag, 23. Mai 2019 AI & MACHINE LEARNING SAFETY & SECURITY APPLICATIONS EMBEDDED TUTORIALS 08:15 Registrierung 09:00-09:45 Machine Learning Inference: Eliminate the GPU Bottleneck With an FPGA Craig Abramson, Xilinx Wer haftet, wenn die Technik versagt? Wege durch den Haftungsdschungel Susanne Meiners, Newtec Architekturen für Applikation auf FPGAs Christian Siemers, TU Clausthal 90 Min Software Acceleration using the Zynq UltraScale+ MPSoC Ernst Wehlage, PLC2 Hitting the ground running How to develop the Vivado applications for the Ultra Min 09:45-10:30 A simple approach to program an AI/ML application with Python Stan Klinke, EBV Elektronik Functional Safety for FPGAs Stefan Bauer, Mentor Zynq UltraScale+ MPSoC HW-SW Virtualization Ernst Wehlage, PLC2 10:30-11:00 11:00-11:45 Kaffeepause AI with Intel FPGAs Oren Hollander, Arrow- HandsOn-Training Modelling of Aging Effects and Implementation of IP-Cores for Wear-Out-Detection of FPGAs Kristian Trenkel / Josef Schmid, isyst Vivados Architektur für Tcl-Erweiterungen der XILINX TCL Store Martin Weitzel, Ingenieur büro Martin Weitzel Rekursive Hardware Harald Flügel, Arrow Building on the Hardware How to develop Bare Metal SDK application for the Ultra96 11:45-12:30 MLP: A New FPGA Architecture Block for High-Performance Machine Learning Raymond Nijssen, Achronix Verbesserte FPGA-Sicherheit durch dynamische partielle Rekonfiguration Alexander Krutwig, Mixed Mode Der eigene IP Core mit VHDL/Verilog oder HLS - Für Einsteiger einfach erklärt Thomas Kuhn, HTV Einbinden einer Custom AXI-IP mit Interrupt unter Linux Dirk Schmitz, Marco Höfle, Avnet EMG Silica 12:30-13:30 13:30-14:15 14:15-15:00 Deep Learning Hochleistungslösung auf FPGAs Dr. Holger Singpiel, Silicon Software FPGAs at the Heart of Machine Learning Inferencing in Video and Imaging Jens Huettemann, Microchip Functional Safety with Intel FPGAs Marco Smutek, Arrow Hardware attacks on FPGAs in the next 10 years Oren Hollander, Arrow- HandsOn-Training Mittagspause Stand des Isolation Design Flow und der partiellen Rekonfiguration für ZYNQ 7000 und ZYNQ UltraScale+ Thomas Kuhn, HTV Unlock New Opportunities with Easy-to-Use FPGA Programmable Acceleration Cards Karl Neumayer, Intel PSG Addressing High-level Synthesis Challenges for Heterogenous Computing at the Edge Juan Fernando Eusse Giraldo, Silexica Synthesizing FPGA Designs from a High-Level, F unctional Language Richard Membarth, DFKI Moving up the Stack How to create and work with PetaLinux on the Ultra96 15:00-15:30 15:30-16:15 Kaffeepause Usage of ML/ AI in embedded Systems Robin Roitsch, Arrow FPGA, RISC-V, et al. Offene Komponenten für eine nachhaltige und sichere IT-Plattform André Kudra, esatus Der Prozessorkern als Mikroprogrammsteuerwerk eine Design-Idee Prof. Dr. Wolfgang Matthes, FH Dortmund SDSoC - Erstellen einer Custom Hardware Platform Georg Hanak, Avnet EMG Silica Top of the Stack Looking at AI and the Xilinx Deephi DNNDK 16:15-17:00 Productize your AI with OpenVINO on FPGA Jean-Michel Vuillamy, Intel PSG Qualification of Software-Libraries on FPGAs for Safety Oscar Slotosch, Validas Headless VNC Desktop over SSH tunnel on Zynq architecture Tobias Scholz, TU Ilmenau Improving the Concurrency of HLS-generated SoC Designs for Sensor Units Dr. Jürgen Rauscher, HENSOLDT 17:00 Ende der Veranstaltung Änderungen vorbehalten

6 Preise und Anmeldung Teilnahmegebühr 1 Tag Tage Tage 820 Preise gelten pro Person und zzgl. MwSt. Es gelten Sonderpreise für Studenten. Diese Preise finden Sie auf unserer Anmeldeseite. Achtung: Die Tutorial Tracks sind auf 30 Plätze begrenzt. Melden Sie sich jetzt schnell an, bevor die Tracks ausgebucht sind! BBQ - Abendveranstaltung Wir freuen uns auch in diesem Jahr wieder gemeinsam mit Ihnen eine Abendveranstaltung durchzuführen. Zur besseren Planbarkeit wird ein Teilnehmerbeitrag in Höhe von 20, EUR zzgl. MwSt. erhoben. Anmeldung unter Viele hochwertige Vorträge. Gute Kontaktmöglichkeiten. Günter Graf, Ing.-Büro Graf A great nexus of great German companies and interesting presentations well worth the time to attend from the US. Zach Pfeffer, Centennial Software Solutions

7 Kontakt Ansprechpartner Sebastian Gerstl ELEKTRONIKPRAXIS / Sebastian.Gerstl@vogel.de Michael Schwarz PLC2 GmbH / Michael.Schwarz@plc2.de Veranstalter ELEKTRONIKPRAXIS PLC2 Programmable Logic Competenence Center Veranstaltungsort NH Hotel München-Dornach Einsteinring 20 D München-Dornach 13036

8 Vogel Communications Group GmbH & Co. KG Max-Planck-Straße 7/ Würzburg wird präsentiert von: