Technologietag Baugruppentest

Transkript

1 Technologietag Baugruppentest Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel, GÖPEL electronic GmbH

2 Inhalte der Präsentation Theorie des Bit Error Rate Test ChipVORX Lösung für BERT Praktische Anwendungen 4 Resümee und Ausblick 2

3 Elektrische Link-Abstraktion Transmitter Receiver Source Tx Rx Destination Digital Domain Analog Domain Digital Domain Ideale Waveform des Übertragungssignals Waveform mit überlagertem Rauschen Signal Plateau Threshold Signal Margin Transfer Cycle Time Rauschen ist eine zufällige Abweichung des nominalen Signals und ist durch Wahrscheinlichkeitstheorie erfassbar Entscheidend für die Bit Error Rate (BER) ist die Signal Margin, welche der Receiver sieht 3

4 Einflussfaktoren (Auswahl) Signal Marging Noise Attenuation Crosstalking Impedance mismatch Inter-symbol Interference Offset Hysteresis Jitter Idealform Multiple Level Timing Effekte Das reale Auge sieht an jeder Stelle und zu jeder Zeit anders aus. Probing koppelt zusätzliche parasitäre Größen ein und verstärkt die Anomalien. Das Verhältnis von Signal Margin to Noise (SNR) ist von fundamentaler Bedeutung. 4

5 Error Probability, (Log) Bitfehlerwahrscheinlichkeiten 1 Die Wahrscheinlichkeit ein Bit fehlerhaft zu empfangen ist äquivalent der Bit Error Rate bei einer unendlichen Anzahl von übertragenen Bits Signal to Noise Ratio (SNR) Quelle: Kevin Buchs, Pat Zabinski Basic BER Analysis for serial Data Links Die Bitfehlerrate und das Signal to Noise Verhältnis lassen sich unter bestimmten Annahmen überführen. Dabei sind die Fehler zeitlich nicht Gleichverteilt. Es werden Vertrauensintervalle benötigt. Ein typischer Wert sind 100 Fehler. Das führt allerdings zu sehr langen Messzeiten (Bsp.: BER=10-13 und 2,5 Gbit Link -> 4,5 Tage) 5

6 Prinzipieller Testaufbau PRPG: Pseudo Random Pattern Generator Bit Error Rate Tester PRPG Steuerlogik Error Detector Tx Rx PRPG müssen in der Lage sein die Bit Pattern des finalen Systems annähernd zu replizieren. Typischerweise können BER Tester deshalb in vielen Parametern programmiert werden (Polynom, Datenrate, Signalstärke, Preemphasis, usw.) 6

7 Methode der BER Extrapolation PRPG: Pseudo Random Pattern Generator Bit Error Rate Tester PRPG Steuerlogik Error Detector Tx Signal Dämpfer Rx Durch gezielte Dämpfung lässt sich die Bit Error Rate künstlich anheben (z.b ). Ein BER Test liegt dann im Bereich <<1s. Über die Relation des BER zu SNR kann dann durch mehrere Messungen auf die tatsächliche BER (Dämpfung=0) extrapoliert werden. Dabei wird angenommen, dass der Transmitter das Rauschen verursacht. 7

8 2 ChipVORX Lösung für BERT 8

9 FPGA Elemente für BER Test Test Access Port (TAP) Instrument control I/F Field Programmable Gate Array Programmable Tx Programmable Rx Tx Voltage Swing Pre-Emphasis Encoding Polarity BERT Softcore Equalizer AC/DC coupling Decoding Sampler Rx Silicon integrated Tx unit IP to Pin IP IP to Pin Silicon integrated Rx unit Moderne FPGA bieten programmierbare Transmitter/Receiver. Dadurch können nativ im Silizium integrierte Instrumente genutzt werden Durch den programmierbaren Voltage Swing sind BER Extrapolationen möglich Das IP muss mit dem Rx/Tx Interface Pin verbunden werden BERT-Lösungen der FPGA Herstellern sind auf das Lab fokussiert und nicht offen 9

10 Überblick über ChipVORX Applikationen FPGA TAP IP = Intellectual Property Clock Generator Clock Line Universal Frequency Measurement IP Bit Error Rate Test IP Gbit Link Gbit I/O Device RAM Device Adress Data / Ctrl. RAM Access Test IP Flash Programming IP Adress Data / Ctrl. Flash Device ChipVORX ist eine Technologie, welche den Einsatz von FPGA embedded Instruments automatisiert und über besondere Features zum IP-Handling verfügt 10

11 ChipVORX BERT IP im Überblick Test Access Port (TAP) Bit Error Rate IP Steuerlogik Field Programmable Gate Array Tx unit Programm able Pseudo Random Pattern Generator Programmable Error Detector and Signature Analyser Rx unit IP to Pin IP to Pin ChipVORX nutzt eigene IP, welche ohne Designsynthese rekonfigurierbar sind. Rx/Tx Parameter und Messwerte werden sofort interaktiv eingestellt und verarbeitet. Die IP to Pin Verbindung kann durch patentierte Methode On the fly erfolgen 11

12 Debug Mode und Run Time Mode LAN/USB Interaktiver Mode (Lab Validation) BERT IP JTAG Bus BERT IP JTAG Controller GBit Link Unit Under Test Run Time Mode (Production Test) BERT und Augendiagramm Aufnahme Einsatz spezifischer Panels Unterstützung durch AAPG (CASLAN) Übernahme der Parameter On the fly AAPG = Automated Application Program Generator Real Time Link Test (GO/NOGO) Überprüfung auf Bit-Fehler (kein BERT) Unterstützung durch AAPG (CASLAN) Automatische Testauswertung 12

13 3 Praktische Anwendungen 13

14 Basis-Szenarien für BERT Loop back scenario JTAG TAP Embedded Peer-to-peer scenario JTAG TAP Unit Under Test BERT IP GBit Link BERT IP GBit Link BERT IP Unit Under Test External Peer-to-peer scenario BERT IP GBit Link GBit Link BERT IP Unit Under Test Test Module Vorteil: einfaches Handling Nachteil: fehlende Trennung von Rx und Tx macht die Fehlerdiagnose problematisch Vorteil: getrennte Rx/Tx Testung ermöglicht klare Fehlerdiagnose Nachteil: funktioniert typischerweise nur zwischen FGPA mit ChipVORX IP 14

15 Szenario mit multiplen Lanes JTAG TAP FPGA GBit Link Lane #N FPGA GBit Link Lane #1 Unit Under Test Einsatz von multiplen Gbit Links für höchsten Datendurchsatz (z.b. PCIe x2/x4/x8/x16) ChipVORX unterstützt den parallelen Test von Multi-Lane Bussystemen Einsatz multipler Pseudo Random Pattern Generators / Event Detectors Erkennung von Beeinflussungen zwischen den Kanälen Verkürzung der Testzeiten 15

16 Augendiagramm-Visualisierung Beispiel einer 2-Kanal BERT- Augendiagramm Analyse auf Basis eines Kintex7 FPGA der Fa. Xilinx. Beide Kanäle sind im Aufbau identisch. Links wurde das Auge durch interaktive Pre-Emphasis weiter geöffnet Möglichkeiten hängen stark vom verwendeten FPGA ab (Signalauge/BER-Auge) Neueste FPGA bieten spezielle Features für BER Augendiagramme Übertragungsparameter und Maskenbereich sind interaktiv frei definierbar Optimiertes Datenhandling ermöglicht Visualisierungszeiten von etwa 10s 16

17 Einsatz eines ChipVORX I/O Modules JTAG TAP BERT IP GBit Link FPGA Modul auf Basis Kintex7 der Fa. Xilinx 8 Gbit Transceivers mit vollem BERT Support Verfügbarkeit weiterer analoger und digitaler Kanäle Möglichkeit eigene IP (z.b. für dynamische Funktionstests) zu laden Kaskadierbar 17

18 4 Resümee und Ausblick 18

19 Die Gbit Ralley Link type Speed Plateau Tranfer Cycle Time USB3.0 5 Gbit/s 200ps PCI Express GT/s 125ps Thunderbolt 10GBit/s 100ps FPGA Link 28GT/s 36ps Backbone Link 40GBit/s 25ps Steigende Übertragungsfrequenzen verringern das Plateau und den Cycle to Jitter Ratio. Bit Error Rate verschlechtert sich ohne Gegenmaßnahmen kontinuierlich Mittel zur BER Verbesserung sind vor allem AC Coupling, Preemphasis und Equalizing. Moderne FPGA stoßen in den Bereich von 28GBit/s parallel auf 96 Kanälen vor 19

20 Es wird grenzwertig Quelle: Xilinx Inc. Advanced Product Specification Spartan-6 FPGA GTP Transceivers Chapter: RX Margin Analysis, Page 116 Anomalien durch externes Probing werden zunehmend relevant. Externe Instrumente spiegeln immer weniger die realen Verhältnisse wieder. Internes Rx Equalizing im Silizium ist für externe Instrumente nicht reproduzierbar. 20

21 Zusammenfassung und Ausblick FPGA sind Innovationstreiber und stimulieren derzeit den massiven Einsatz von Gbit Links bis in den Bereich von 28GBit/s Nur FPGA basierende Instrumente ermöglichen tatsächlichen Einblick in das Siliziumverhalten ChipVORX bietet ein komplettes Eco-System an IP s, Tools und das notwendige Framework zum Einsatz von FPGA Embedded Instruments Perspektivisch werden weitere BERT Analysefunktionen, ChipVORX I/O Module und IP für weitere FPGA-Familien verfügbar sein 21

22 Danke für Ihre Aufmerksamkeit Gibt es Fragen? Für weitere Information können sie die folgenden Kontakte nutzen Website (03641)