Halbleiterspeicher RAM ROM RAM ROM EPROM EEPROM DRAM SRAM OTP F/M/PC. Nicht Einmal programmierbar. Mehrfach programmierbar. Lesen und Schreiben

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1 Halbleiterspeicher ROM RAM ROM OTP EPROM EEPROM F/M/PC RAM SRAM DRAM Nicht Einmal programmierbar Nur Lesen Mehrfach programmierbar Nicht flüchtig: Speicherinhalt bleibt auch ohne Spannungsversorgung erhalten Lesen und Schreiben Flüchtig: Speicherinhalt geht ohne Spannungsversorgung verloren

2 ROM / RAM ROM (Read Only Memory) : nur Lesen von Daten beliebiger Speicherzellen ist uneingeschränkt möglich in Zellen von EEPROMs (Electrically Erasable and Programmable ROM) können zwar Daten geschrieben und mehrfach geändert werden, Anzahl der Schreibvorgänge ist jedoch begrenzt (bis zu 10 6 mal), und Schreiben erfordert mehr Zeit als Lesen, wird daher eher Programmieren als Schreiben genannt RAM (Random Access Memory) : beliebiger Zugriff auf jede Speicherzelle, Lesen und Schreiben von Daten uneingeschränkt möglich

3 ROM - Speicherzelle ROM - Zelle für 1 ROM - Zelle für 0 BL BL WL WL Kontakt BL : Bitleitung WL : Wortleitung Herstellungsprozeß bis zur Kontaktierung für alle ROMs gemeinsam individuelle Programmierung durch selektive Kontaktierung der Zellen (Speicherung der Daten)

4 Speichermatrix eines ROMs BL 1 BL 2 BL n WL - Adressen WL 1 WL 2 WL n WL - Dekoder (Zeilen) WL - Dekoder (Zeilen) BL - Adressen BL - Dekoder (Spalten) BL - Dekoder (Spalten) Daten

5 Lesen Lesen einer 1 BL Lesen einer 0 BL WL WL U U BL Vorladen der BL WL Lesen der Speicherzelle t BL Vorladen der BL WL Lesen der Speicherzelle t

6 DRAM - Speicherzelle BL DRAM : Dynamic Random Access Memory WL U S Gespeicherte Information: Ladung Q S = C S U S C S Speicherkapazität Schreiben : Spannung der Wortleitung U WL > U DD + U T (U T : Einsatzspannung des Auswahltransistors) Spannung der Bitleitung U BL = 0 oder U BL = U DD U WL = 0 : Information gespeichert, 0: U S = 0, 1: U S = U DD

7 Speicherzelle

8 Lesen WL BL Ladungsausgleich zwischen C S und C BL WL BL U S U S C BL C S C BL C S Spannung [V] U S U BL 2 Lesen einer 1 1 Lesen einer n 2n 3n 4n 5n Zeit [s] Spannung [V] U BL U S 0 0 1n 2n 3n 4n 5n Zeit [s]

9 BL Lesesignal WL C BL U S C S Verhältnis C S zu C BL : 1:7 bis 1:15 Beim Lesen verteilt sich Ladung Q S auf Kapazität der Bitleitung C BL und Speicherkapazität C S Signal auf Bitleitung C S (Lesesignal) : ΔU ( ) BL = U BL U S für Vorladespannung U BL = ½ U DD : C S ΔU BL ± C + C S BL CS + C BL U 2 DD

10 Leseverstärker φ P Spannungsdifferenz zwischen Bitleitung und Referenzbitleitung wird verstärkt WL 1 BL BL 5 Vorladen der BL WL n Spannung [V] φ P φ N BL BL φ N 0 0 2n 4n 6n 8n 10n Zeit [s]

11 Refresh Wegen Leckströmen bleibt Speicherladung nicht beliebig lange erhalten In bestimmten Zeitintervallen (Millisekunden) muß deshalb Speicherinhalt erneuert werden: Auslesen der Zelle Verstärken des Signals auf vollen Pegel Zurückschreiben Daher Bezeichnung dynamischer Speicher (DRAM)

12 Speicher - Aufbau RAS CAS WE A 0.. A n D in Datenpuffer Datenpuffer DRAM- DRAM- Steuerung Adresspuffer WL - Dekoder (Zeilen) WL - Dekoder (Zeilen)... Vorladeschaltung... Speicherzellenfeld Leseverstärker I/O I/O BL - Dekoder (Spalten) BL - Dekoder (Spalten) Datenpuffer Datenpuffer D out

13 16 MBit DRAM

14 SRAM Static Random Access Memory Statischer Speicher : gespeicherter Spannungspegel wird aktiv mit Schaltung festgehalten Speicherzelle : Flipflop BL BL Datenbit und dessen Inverses werden gespeichert Schreiben und Lesen über Bitleitung und inverser Bitleitung WL 1 1

15 SRAM - Zellen CMOS - Flipflop (6 -Transistor - Zelle) NMOS - Flipflop mit Lastwiderständen (4 - Transistor - Zelle) BL BL BL BL U DD U DD WL WL WL WL 4 - Transistor - Zelle benötigt weniger Platz, hat aber Querstrom und ist empfindlicher gegenüber Störungen

16 Nichtflüchtige Speicherzellen EPROM - und EEPROM - Zellen: MOSFET mit 2 Gates Ladungsspeicherung auf Floating Gate, welches durch umhüllende Oxidschicht von Umgebung völlig elektrisch isoliert ist (Ladungen können länger als 10 Jahre gespeichert bleiben) WL BL Floating Gate Steuergate Oxid (Isolator) Source n n Drain p - Substrat (Bulk)

17 Gespeicherte Information Floating Gate elektrisch neutral: Floating Gate negativ geladen: Floating Gate Steuergate Oxid (Isolator) Floating Gate Steuergate Oxid (Isolator) Source Drain Source Drain I DS I DS U GS U GS Einsatzspannung klein Strom beim Lesen groß Einsatzspannung groß Strom beim Lesen klein

18 Programmieren Elektronen müssen über isolierende Oxidschicht gebracht werden Isolator: große Energielücke zwischen Leitungs- und Valenzband, Isolator zwischen zwei leitenden Materialien stellt Energiebarriere für Elektronen dar W Überwinden der Energiebarriere: Zufuhr ausreichender Energie x W C Tunneln durch die Barriere (Tunnelwahrscheinlichkeit wächst mit Abnahme der Barrierenbreite)

19 EPROM Zufuhr ausreichender Energie: Electrically Programmable ROM Floating Gate Steuergate Oxid (Isolator) Source E Drain Hohe Drain-Source-Spannung hohes elektrisches Feld am Kanalende Elektronen mit sehr hoher Energie ( heiße Elektronen ) : Stoßionisation (Generation von Elektron-Loch-Paaren) Ablenkung in Richtung Floating Gate und Überwinden der Barriere

20 Löschen Entfernen der Elektronen vom Floating Gate: Bestrahlen mit UV - Licht: optische Anregung (Zufuhr der zum Überwinden der Barriere erforderlichen Energie) Inhalte aller Zellen werden gemeinsam gelöscht, danach ist neues Programmieren möglich (einige hundert mal) EPROMs besitzen transparentes Fenster im Gehäuse Speicher ohne dieses Fenster (kostengünstiger) nennt man OTPs (One Time Programmable)

21 EEPROM Tunneln durch die Barriere: Floating Gate Steuergate Electrically Erasable and Programmable ROM Oxid (Isolator) Source Drain Tunnelfenster n p Tunnelfenster: sehr dünne Oxidschicht (wenige Nanometer) bei Anlegen von Spannung tunneln Elektronen zwischen Draingebiet und Floating Gate (in beiden Richtungen möglich)

22 Tunneln Anlegen hoher Spannung verkürzt Breite der isolierenden Energiebarriere so weit, daß Elektronen hindurchtunneln W W C W V Floating Gate Oxid U FG - HL 0 : n - HL Barriere zu breit für Tunneln, Elektronen auf Floating Gate gespeichert FG HL U FG - HL >> 0 : U Barriere schmal für Elektronen im HL x FG U FG - HL << 0 : HL x Barriere schmal für Elektronen auf Floating Gate

23 Floating-Gate-Spannung Änderung der Floating-Gate-Spannung durch kapazitive Kopplung: Steuergate (SG) Floating Gate (FG) Halbleiter (HL) ΔU FG HL = C 1 C 1 C 2 U FG-HL U SG-HL C + 1 C 2 ΔU SG HL Hohe Programmierspannungen (10-12 V) können intern auf Speicherchip erzeugt werden, da Tunnelströme sehr gering

24 Störungen von Nachbarzellen ausgewählte Zelle 10 V WL i offen WL i+1 0 V BL i 5 V -5 V BL i+1 Spannungen beim Programmieren 10 V Programmieren möglich Löschen möglich 0 V 0 V 5 V entsprechende Probleme beim Löschen

25 EEPROM / Flash-EPROM SL WL EEPROM - Zelle BL WL Flash-EPROM - Zelle BL Zusätzlicher Auswahltransistor jede Zelle kann individuell zum Programmieren und Löschen angesteuert werden Kein Auswahltransistor Programmieren der Zellen individuell aber Löschen gemeinsam

26 EEPROM / Flash-EPROM Viele Variationen für Programmieren und Löschen: z.b. Tunneln zwischen Floating Gate und Substrat Programmieren mit heißen Elektronen / Löschen durch Tunneln Verschiedene Speicherfeldstrukturen (Flash): Speicherzellen parallel (NOR) Speicherzellen seriell (NAND)

27 Zeiten Ströme pro Bit Zeit pro Bit Programmieren mit heißen Elektronen I gate na I DS µa µs Programmieren / Löschen durch Tunneln I gate 10 pa 1 ms Lesen I DS µa < 100 ns

28 Umprogrammieren Umprogrammieren: Löschen, (Neu-) Programmieren Verschieben der Einsatzspannung (bei gleichen Spannungspegeln, gleicher Dauer der Programmier- oder Löschpulse) - nicht identisch für alle Zellen (Gefahr des Überlöschens (over erase) einiger Zellen) - abhängig von bereits erfolgter Anzahl der Umprogrammierungen Programmier- / Löschalgorithmen - mehrere (variable) Programmier-/Löschimpulse - Kontrollieren des Speicherzellenstroms nach jedem Impuls Flash-EPROM: alle Zellen müssen zuerst in programmierten Zustand gebracht werden

29 Datenhaltung 10 Jahre Datenhaltung gefordert Leckströme reduzieren gespeicherte Ladung Hohe Anzahl von Umprogrammierungen erhöht Leckströme (Degradation, z.b. Schädigung des Oxids) Anzahl möglicher Umprogrammierungen begrenzt:

30 Halbleiter - Speicherzellen Flüchtig: Nicht - Flüchtig: WL BL DRAM WL BL ROM EPROM (Flash-EPROM) WL BL WL BL SRAM 1 BL Fest verdrahtet (programmiert) nur Lesen EEPROM SL WL BL 1 Lesen und Schreiben Lesen und elektrisch Programmieren

31 Neue Zellen (Speicher) Eigenschaften: sowohl nicht flüchtig als auch beliebiges Schreiben und Lesen mit hoher Geschwindigkeit (RAM) FRAM: ferroelektrisch, Isolatormaterial mit zwei stabilen Polarisationszuständen, variable Kapazität MRAM: magnetoresistive, sehr dünner Isolator zwischen zwei magnetischen Schichten, Tunneln (Widerstand) abhängig von Magnetisierungsrichtung PCRAM: phase change, Wechsel zwischen amorphem und polykristallinem Zustand, Änderung des Widerstandes

32 Transistor als Verstärker U DD (5V) Übertragungsfunktion: 5 R 4 G D U A U A [V] 3 2 U E 1 S U E [V] U ( t) = U, u ( t) E E DC + E U u A A ( t) = U A, ( t) Au DC E + u ( t) A ( t) A: Verstärkung

33 Kleinsignal - Parameter IDS [ma] I DS i ds ( t) = ( t) = I g DS, DC I U mg DS GS u u gs + i gs Gatesteilheit g mg ds ( t) ( t) + ( t) + g I 0 U u Arbeitspunkt U GS [V] DS ds DS u ds ( t) + g [ma] DS I ( t) + mb u I U sb DS SB ( t) u sb ( t) Arbeitspunkt Ausgangsleitwert g U DS [V]

34 Kleinsignal - Ersatzschaltung i u + ds = g mgu gs + g 0 ds g mb u sb Drain Gate g mg u gs g 0 g mb u sb Bulk Source

35 Verstärkung U DD (5V) R Verstärkung bei kleinen Frequenzen : (Kapazitäten vernachlässigbar) u = Ri A ds i = g u + g u 0 u A u ds mg E A E 0 A = u u A E = R g mg 1+ R g 0

36 Transistor und Stromquelle U DD Verstärkung bei kleinen Frequenzen : (Kapazitäten vernachlässigbar) I 0 u A u E = 0 0 I DS = I 0 = const i = g u + g u ds mg E 0 A A = u u A E = g mg g 0

37 Frequenzverhalten i ds U DD I 0 u E = g mgu E + g 0 = i C u A u( t) = ω = du dt = 2πf jω u C i i C = jωu ds u A i C A = = C u u A E du dt A = u 0 exp( jωt) 0 = Cjωu g 0 g mg exp( jωt) A + jωc

38 Stromspiegel U DD Transistor T p1 in Sättigung! T p2 G 0 S D I p2 I 0 U E T p1 G G S D D U DD I p1 I DSn U A I = W L p1 p1 p1 p2 Wp2 L p2 I I 0 : Referenzstrom T n S 0

39 Differenzverstärker U DD U A U E1 U E2 I 0 I 0 0 0

40 Verstärkung Übertragungsfunktion (U E1 = 2V) Verstärkung A in Abhängigkeit der Frequenz U A [V] U E2 [V] A = u u A E = Verstärkung Amplitude ( U 0 1k 10k 100k 1M 10M 100M 1G Amplitude ( U Frequenz [Hz] A ) U E1 E 2 )

41 Operationsverstärker U DD U DD U A U GS U E2 U E1 U A U E1 U E2 U A I 0 x I 0 0 Differenzverstärker 0 Source-Folger

42 Verstärkung Übertragungsfunktion (U E1 = 2V) Verstärkung A in Abhängigkeit der Frequenz U A / U A [V] Verstärkung ohne mit Source- Folger U E2 [V] 0 1k 10k 100k 1M 10M 100M 1G Frequenz [Hz] Source-Folger: keine Spannungsverstärkung sondern Pegelverschiebung und höherer Strom (schnelleres Umladen von Lastkapazitäten)

43 80 DB / Phase 20 log ( A ) [db] k 10k 100k 1M 10M 100M 1G Phase (U A,U E2 ) [Grad] Frequenz [Hz] 0 1k 10k 100k 1M 10M 100M 1G Phase u A u E2 Frequenz [Hz]

44 Rückgekoppelter Verstärker U 2 R 1 - R 2 Stabilitätsbedingung für Rückkopplung des Ausgangs auf Eingang: Verstärkung 1 ( 0 db) wenn Phase = 0 U 1 U E2 + U A U E1 U E = U für 2 E1 U U = U A 1 U 1 2 = R R 2 1 A I I U A = U R ( U ) 2 + U R 1

45 Halbleitertechnologie Schichtherstellung und Strukturierung Schichten: Halbleiter: Substrat, Epitaxie Isolatoren Metalle, Polysilizium Verfahren: Abscheiden aus der Gasphase (CVD) Aufdampfen, Sputtern Oxidation Diffusion, Implantation Schicht wird auf Oberfläche aufgebracht Schicht wächst in Tiefe

46 Herstellung der Siliziumscheiben Sand (SiO 2 ) reines polykristallines Silizium aus Siliziumschmelze wird monokristalliner Stab gezogen Monokristalliner Siliziumstab wird in Scheiben (Wafer) zersägt

47 Epitaxie Wachstum einer Siliziumschicht auf monokristallinem Substrat mit Hilfe der Gasphasenabscheidung (CVD, chemical vapour deposition) SiCl 2 H 2 HCl Si - Epitaxieschicht Epitaxiereaktoren Silizium - Substrat Temperatur 1000 C C Dotierstoffe für Epitaxieschicht sind Gas zugefügt

48 Thermische Oxidation O 2 SiO 2 Si - Epitaxieschicht Silizium - Substrat Temperatur 900 C C Reaktionskammer (Oxidationsofen)

49 Abscheiden aus Gasphase CVD: chemical vapor deposition Isolatoren: Oxide, Nitrid (Si 3 N 4 ) Halbleiter auf Halbleiterkristall: Epitaxieschicht auf Isolator: Polysilizium (polykristallines Si) Metall: Wolfram (Füllen von Kontaktlöchern) W Oxid Metall 2 Metall 1

50 Abscheiden von Metall Aluminium, Kupfer, Silizide (Metall-Silizium-Verbindungen) Aufdampfen: Metall wird in Vakuum verdampft Sputtern: hohes elektr. Feld ionisiert Argon, beschleunigt Ionen auf Target + - Ar + Metallatom Target (Metall) Si-Scheibe Pumpe Argon

51 Strukturierung Schaltungsdesign Geometriedaten für verschiedene Prozessschritte Maskenlayout und -herstellung Lithographie Struktur der Masken wird auf Silizium-Scheiben übertragen Ätzen lokales Dotieren lokale Oxidation

52 Lithographie Standard bisher optische Belichtungsmethoden Aufbringen von Photolack Belichten Maske Silizium Photolack SiO 2

53 Ätzen Entwickeln des Photolacks (belichtete Gebiete werden abgelöst) Silizium Photolack SiO 2 Ätzmittel (z.b. Säure) Wegätzen der Schicht, die nicht vom Photolack geschützt wird Silizium Photolack SiO 2

54 Diffusion / Implantation Dotierung einzelner Halbleitergebiete erfolgt durch Diffusion oder Ionenimplantation Diffusion Dotiergas Implantation Ionen Photolack SiO 2 Silizium Silizium erhöhte Temperatur nötig 900 C C bessere Regelbarkeit der Dotierung

55 Ionen - Implantation Anlage für die Ionenimplantation

56 Gehäuse / Bonden Bonddrähte: Verbindungen zwischen Chip und Gehäuseanschlüssen

57 CMOS - Prozeß (die wesentlichen Schritte von einigen hundert erforderlichen) Maske p - Epitaxie p + - Substrat n - Wanne Dotierung der n-wanne durch Ionen-Implantation und anschließender Diffusion Maske SiO 2 p n Aufwachsen von Dickoxid p + (lokale Oxidation)

58 CMOS - Prozeß Poly-Si SiO 2 p n Oxidation zur Erzeugung des Gateoxids, Abscheiden von Poly-Si p + Maske Photolack p n Wegätzen von Poly-Si mit Photolack-Maske p +

59 CMOS - Prozeß Arsen n + - Dotierung p n Implantation von Donatoren (Arsen) für Source/Drain der NMOS-Transistoren und den n-wannen- Kontakt Bor p + als Maske wirken Photolack, Poly-Si und Dickoxid p + - Dotierung p p + n Implantation von Akzeptoren (Bor) für Source/Drain der PMOS-Transistoren

60 CMOS - Prozeß SiO 2 Abscheiden von SiO 2 p p + n Ätzen der Kontaktlöcher Aluminium Abscheiden von Metall (Al) p p + n Metallätzung zur Erzeugung der verbindenden Leiterbahnen

61 Masse Masken - Layout CMOS - Inverter V DD Eingang n-wanne n + n + Ausgang p +

62 Schaltungsentwurf technologieunabhängig System Logik Bauelemente Schaltung Redesign Technologie Layout Herstellung Test Extraktion parasitärer Kapazitäten und Widerstände Fehlerdiagnose Parameterextraktion

63 CAD Rechnereinsatz bei der Schaltungs- und Bauelemente-Entwicklung auf verschiedenen Entwurfs- und Realisierungsebenen: System Logik Schaltungen Bauelemente Spezifikation (Anforderungen, Struktur, Verhalten) Logiksimulation, Optimierung Schaltungssimulation, Layout, Test Prozeßsimulation, Baulementesimulation, Messung

64 Logik- / Schaltungs-Simulation Logiksimulation: Logische Funktionen: Zustände 0 und 1 (Bool sche Algebra), hochohmig, undefiniert Timing: Verzögerungen Schaltungssimulation: Analysen: DC, AC, Transient, Noise (Rauschen), Monte Carlo (Statistik infolge Parameterstreuungen) Nichtlineare Modelle der Bauelemente Logischer Zustand Spannung [V] n 10n 15n Zeit [s] 0 0 5n 10n 15n Zeit [s]

65 Prozeß- / Device-Simulation Numerische Lösung der Prozeß- und Halbleitergleichungen Prozeß- (Technologie-) Simulation: Diskretisierungsgitter Analyse der erforderlichen Schritte und optimalen Parameter für den Herstellungsprozeß Dotierung Device- (Bauelemente-) Simulation: Potentiallinien Analyse der elektrischen Eigenschaften von Halbleiterbauelementen

66 Layout Design der Masken für Herstellungsprozeß Überprüfen der elektrischen Regeln (Verbindungen) Überprüfen der Entwurfsregeln Schaltungsextraktion mit parasitären Widerständen und Kapazitäten Entwurfsregeln: minimale Breite minimaler Abstand minimale Kanallänge, -weite minimale Kontaktlochgröße

67 FPGA Programmierbare Logik Field Programmable Gate Array für geringe Stückzahlen, Prototypen etc. Integrierte Schaltung mit logischen Zellen, Matrix von Verbindungsleitungen und programmierbaren Schaltern, Auswahl von Zellen und deren Verbindungen ermöglicht Realisierung gewünschter Schaltung Programme (Verilog, VHDL) zur Umsetzung (Entwurf nur auf System- und Logikebene) Vorteil: schneller Entwurf, flexibel, kostengünstig Nachteil: große Fläche, geringe Geschwindigkeit

68 Trends der Integration Integration Transistoren pro Chip K Speicher (DRAM) 1 G Prozessor 256 M 1 M i486 i Jahr Pentium Pentium 4 G UltraSpark 16 G Rechenleistung MIPS (Million Instructions per Second)

69 Strukturverkleinerung Zunahme von Integrationsdichte und Rechenleistung (Geschwindigkeit) ist in erster Linie durch Strukturverkleinerung möglich Strukturgröße 10 μm 1 μm 0,1 μm 10 nm 1 nm Moleküle Atome 1 M DRAM 256 M Quantenbereich 1 G Wellenlänge von UV-Licht Wellenlänge des Elektrons Nano- Elektronik Jahr

70 Probleme und Grenzen Verkleinerung der Transistorstrukturen: Gate Dicke des Gateoxids: Tunnelstrom, wenn d ox < 3 nm, bis d ox = 1,5 nm aber noch tolerierbar Source Drain Substrat Widerstände von Source und Drain: Verkleinerung der Transistorlänge nicht mehr sinnvoll, wenn Widerstände Strom begrenzen Kurzkanaleffekte: Abnahme der Einsatzspannung, minimale Einsatzspannung U T 0,3 V (bereits erreicht), Leckströme zu groß, wenn U T kleiner Streuungen der Einsatzspannung L min 25 nm : TBit - DRAM möglich (10 12 Bit)!

71 Neue Transistorstrukturen Isolator mit großer Dielektrizitätskonstante Fin-FET Drain Gate Source SiO 2 Tripel- (Doppel-) Gate SoI: Silicon on Insulator

72 Leistungsverbrauch P = f C C = 0,1 ff/transistor U DD = 1V 2 dyn U DD Leistung [W/cm 2 ] Transistoren/cm Transistoren/cm Frequenz [Hz] Max. Wärmeabfuhr bei Flüssigkeitskühlung Max. Wärmeabfuhr bei Luftkühlung 25 nm MOSFET: Verzögerung eines Gatters: einige ps (mehrere 100 GHz)

73 Herstellung Lithographie: Belichtung mit Röntgen- und Elektronenstrahlen Problem bei Strukturierung durch Ätzen: hohe Defektdichte - geringe Ausbeute (wenig fehlerfreie Chips pro Si-Scheibe) Evtl. Alternative: geordnetes Wachsen von Strukturen Si Nitrid Poly-Si SiO 2 Silizium

74 Quanteneffekte Strukturen < Wellenlänge der Elektronen (20 nm): (Quantenfläche, Quantendraht, Quantenpunkt) Elektronen verlieren Teilchencharakter und verhalten sich wie Wellen Effekte: Tunneln, Interferenz, diskrete Energiezustände z.b. Transistorstrom nur bei bestimmten Spannungspegeln Quantenbauelemente: Ein-Elektron-Transistor Drainstrom Source Gate Drain Isolator Gatespannung Ein-Elektron-Speicherzelle

75 Auswirkungen? verändert unsere Welt