SRAM-Zelle Lesevorgang

Transkript

1 SRAM-Zelle Lesevorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High - Potential 195

2 SRAM-Zelle Schreibvorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High - Potential 196

3 Einfache SRAM Chip Struktur Eingabepuffer A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 Zeilendecoder x 512 Matrix 512 Differenzverstärker I/O Steuersignale Spaltendecoder CS, WE A 9 A 10 A 11A12 A 13 A 14 A 15 A 16 A

4 Einfacher Lesevorgang eines SRAMs Adresse Gültige Adresse CS Data In/Out Gültige Daten 198

5 Einfacher Schreibvorgang eines SRAMs Adresse Gültige Adresse CS WE Data In/Out Gültige Daten 199

6 256k SRAM Chip Struktur mit vierfacher Busbreite Eingabepuffer A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 Zeilendecoder x 512 x Differenzverstärker I/O I/O I/O I/O Spaltendecoder A 9 A 10 A 11A12 A 13A14 A 15A16 A 17 Steuersignale CS, WE 200

7 Einfacher Lesevorgang eines SRAMs Adresse Gültige Adresse CS Data In/Out Gültige Daten Adresse Gültige Adresse CS OE Data In/Out Gültige Daten 201

8 Block Diagramm eines synchronen SRAM (Hitachi) Input Register CLK CLK A 0 A 16 Adress Register CLK..... Adress Decoder Speichermatrix 128k x 9(8) SRAM OE CS WE Strobe Register Differenzverstärker Steuersignale Output Register I/O(8) I/O(7) I/O(6) I/O(5) I/O(4) I/O(3) I/O(2) I/O(1) I/O(0) CLK 202

9 CAM Zelle Ist eine 0 eingespeichert? Bit U DD Bit Wort Match 203

10 CAM Zelle Ist eine 1 eingespeichert? Bit U DD Bit Wort Match 204

11 DRAM-Zelle schreiben Aufladen des Kondensators Wort Bit C 205

12 DRAM-Zelle lesen 1 ist gespeichert Wort Bit C 206

13 Blockdiagramm eines DRAM Chips Input Output & Takt Puffer Kontrolle Decoder Verstärke r Zähler Puffer Takt Decoder Speichermatrix 207

14 Blockdiagramm eines DRAM Chips..... Auffrischungszähler 8192 A 10 Zeilenadressenpuffer Zeilendecoder Speichermatrix (2048 x 2048 x 4) RAS Takt Generator 208

15 Blockdiagramm eines DRAM Chips Input Output & Takt Puffer Kontrolle Decoder Verstärker Zähler Puffer Decoder Speichermatrix Takt 209

16 Blockdiagramm eines DRAM Chips D 1 D 2 D 3 D 4 W & Input Datenpuffer Output Datenpuffer CAS Takt Generator A Spaltenadressenpuffer Auffrischungskontrolle Spaltendecoder Leseverstärker I/O

17 Einfacher DRAM Lesezyklus RAS CAS Adressen Zeilenadresse Spaltenadresse WE Data Out hochohmig gültige Daten 211

18 Einfacher DRAM Schreibzyklus RAS CAS Adressen Zeilenadresse Spaltenadress e WE Data Out hochohmig Data In gültige Daten 212

19 Kombinierter DRAM Lese-/Schreibzyklus RAS CAS Adressen Zeilenadresse Spaltenadress e WE Data Out hochohmig gültige Daten Data In gültige Daten 213

20 Prozessor und DRAM Geschwindigkeitsentwicklung 3000 Prozessor DRAM Page DRAM Random 2000 DRAM DDR Geschwindigkeit (MHz) Jahr 214

21 Page Modus Lesezyklus RAS ~ CAS ~ Adressen Zeile 1. Spalte 2. Spalte 3. Spalte n. Spalte ~ WE ~ Data Out 1. Bit 2. Bit 3. Bit n. Bit ~ 215

22 Vergleich zwischen FPM und EDO RAS CAS Adressen Zeile Spalte 1 Spalte 2 Spalte 3 Spalte 4 Data Out Data 1 Data 2 Data 3 RAS CAS Adressen Zeile Spalte 1 Spalte 2 Spalte 3 Spalte 4 Spalte 5 Data Out Data 1 Data 2 Data 3 Data 4 216

23 Standard Refresh oder RAS only Refresh RAS ~ CAS ~ Adressen Zeile a Zeile b ~ Zeile n 217

24 Hidden Refresh RAS ~ CAS Adressen W Data Out 218

25 CAS before RAS Refresh (Concurrent Refresh) RAS CAS 219

26 Asynchroner DRAM im Burst Modus Zugriffszeit 60 ns RAS CAS Adressen z s Data Out 220

27 Synchroner DRAM im Burst Modus 10 ns Clock RAS CAS Adressen z s Data Out Zugriffszeit 60 ns 221

28 3-stufige Pipeline für den Spaltenadress-Ausgabepfad CLK 1 CLK 2 CLK 3 Adresspuffer Spaltenschalter 222

29 SDRAM Chip mit mehreren internen Bänken Adressen Kontrollsignalerzeugung 0 N 1 N - 1 N + 1 2N - 1 Bank 0 Bank Bank N Register 0 Register 1 Register N N : 1 Multiplexer Daten 223

30 Aktivierung einer Zeile bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 224

31 4-facher Lese-Burst bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 225

32 4-facher Schreib-Burst bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 226

33 Rambus DRAM Zeile Bank 0 256K x 9 Bit DRAM Speichermatrix.... Bank 1 256K x 9 Bit DRAM Speichermatrix Zeile K Byte Leseverstärker Latch 1K Byte Leseverstärker Latch Taktschaltungskontrolle Rambus Interface Register Zähler Logik Rambus Kanal 227

34 Video-RAM Struktur CPU VRAM Bildschirm beliebiger Zugriff serieller Zugriff 228

35 Video-RAM W 0 W 1 W 2 W 3 Spaltendecoder A 0 A 7 Adressenpuffer Zeilendecoder Lese Verstärker Speichermatrix 256 x 1024 Bits Startadresse Datentransfergatter (1024 Bits) DT/OE Datenregister (1024 Bits) Serieller Adresszähler Serieller Decoder S0 3 S0 2 S0 1 S

36 ROM Versionen NOR Struktur NAND Struktur 230

37 EPROM Technologie Gate Floating Gate Source Drain 231

38 ROM Versionen NOR Struktur NAND Struktur 232

39 Flash Schreibvorgang NOR NAND 233

40 Flash Lesevorgang NOR NAND 234

41 Flash Löschvorgang NOR NAND 235

42 FRAM Technologie Bit Line Drive Line Kapazität PZT Source Word Line Gate Drain 236

43 MRAM Technologie Nordpol Bitlinie Magnetfeld frei magnetisierbar Richtung der ferromagnetische n Domänen permanent magnetisiert Ferromagnetisch e Domäne Südpol Magnetfeld Wortlinie 237

44 OUM Technologie Programmierbarer Bereich (polykristallin oder amorph) Chalcogenide-Legierung Resistiv e Heater pn-diode p+ n p- 238

45 Festplatte mit mehreren Oberflächen 239

46 Spuren auf einer Festplatte 240

47 Sektorstruktur Sektorenkennung Daten Sektorbeginn Sektorende 241

48 Daten der Maxtor Atlas 15K Kapazität Interface Datentransferrate (extern) Track-to-Track Suchzeit Durchschnittliche Suchzeit Maximale Suchzeit Durchschnittliche Latenzzeit Umdrehungszahl Plattenanzahl Schreib/Leseköpfe 73,4 GByte Ultra 320 SCSI 100 MByte/sec. 0,3 msec. 3,2 msec. 8 msec. 2,00 msec RPM

49 Schema des Schreibvorgangs Schreibkopf Medium Flughöhe: nm Kopföffnung 243

50 Schreibstrom und Magnetisierung Spur s Schreibstrom im Kopf t +A -A 244

51 Magnetisierung und Lesestrom Spur s Vorschwinger Lesestrom Nachschwinger t 245

52 Lesevorgang 246

53 Optische Speicher Groove Land Pits 256

54 technische universität Wobbled Groove 257

55 Phasenwechsel Technologie Schreiblaser 260

56 Phasenwechseltechnologie Übergang amorph Schmelztemperatur kritische Temperatur teilweise kristallin Übergang kristallin keine messbaren Veränderungen 1 ns 1 s 1 ms 1 s Abkühlzeit 261

57 Kapazitätserhöhung durch bessere Technologie CD DVD Blu-Ray Wellenläng e 780 nm (infrarot) 650 und 635 nm (rot) 405 nm (blau) Numerische Apertur 0,45 0,60 0,85 262

58 DVD mit zwei Informationsschichten Reflexionsschicht Substrat 1 0,6 mm 0,6 mm halbreflektierende Schicht Laserfokussierung Schicht 1 Laserfokussierung Schicht 2 Substrat 2 263

59 Spuranordnung bei Festplatte und CD Festplatte CD 264

60 Pulse Position Modulation (PPM) Code Pits 0 Volt 265

61 Pulse Width Modulation (PWM) Code Pits 0 Volt 266

62 Verschiedene Modulationscodierungen d k Bits/L min Coderate DC max MFM ,5 33% ,333 0,667 56% IBM (2, 1) 2 7 1,500 0,500 40% EFM ,412 0,471 0% 267

63 DVD-Varianten Stand: Oktober

64 DVD-Varianten schem. Darstellung DVD-RAM DVD-RW DVD+RW 269