Programmierbare Logik
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- Oldwig Busch
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1 Programmierbare Logik Programmierung Input PLD Programmable Logic Device Output Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 1 /X X Grundgedanke Input Matrix Logikverknüpfung & & & OR LOGIK XOR MUX DMUX D-FF Tristate Output/ Input Rückkopplung Y /Y Y = (AND) OR (AND) OR (AND) Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 2 1
2 Programmierbare Logik GAL ispgal isplsi Generic Array Logic In System Programmable Generic Array Logic In System Programmable High Density PLD Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 3 GAL16V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 4 2
3 GAL16V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 5 GAL16V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 6 3
4 GAL16V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 7 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 8 4
5 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 9 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 10 5
6 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 11 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 12 6
7 GAL20V8 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 13 GAL20V8 Registerausgang Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 14 7
8 GAL20V8 Registerausgang invertierend Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 15 GAL20V8 Kombinatorischer Ein-/ Ausgang Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 16 8
9 GAL20V8 Kombinatorischer Ein- / Ausgang invertierend Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 17 GAL20V8 Kombinatorischer Ein-/ Ausgang Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 18 9
10 GAL20V8 Kombinatorischer Ein-/ Ausgang invertierend Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 19 ispgal22v10 In-System Programmable E 2 CMOS Generic Array Logic ½Im System Programmierbare Logik ½Vierdraht Programmierschnittstelle ½10000 Schreib- / Lesezyklen ½20 Jahr Datenerhalt ½10 Ausgangslogikzellen ½Powerdown Logik ½Pull-Up Widerstände ½Elektronische Signatur Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 20 10
11 ispgal22v10 PIN-Belegung Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 21 ispgal22v10 Blockschaltbild Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 22 11
12 ispgal22v10 Blockschaltbild Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 23 ispgal22v10 Blockschaltbild Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 24 12
13 ispgal22v10 Programmierschnittstelle Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 25 ispgal22v10 Matrix Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 26 13
14 ispgal22v10 Ausgangsblöcke Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 27 ispgal22v10 Ausgangszelle Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 28 14
15 ispgal22v10 Register Ausgang Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 29 ispgal22v10 Kombinatorischer Ausgang Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 30 15
16 ispgal22v10 Ein- / Ausgangsschaltung Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 31 isplsi2000 Familie ½Im System programmierbar ½8-32 Generic Logic Blocks (GLB) ½18 Eingänge pro GLB ½alle GLB an einem Global Routing Pool (GRP) ½ I/O-PINs ½I/O PINs konfigurierbar Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 32 16
17 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 33 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 34 17
18 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 35 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 36 18
19 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 37 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 38 19
20 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 39 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 40 20
21 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 41 isplsi2000 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 42 21
22 GAL Entwicklungsumgebung Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 43 Quelltext für AND-Umsetzung Start Quelltext Name Chiptype Betriebsmode PIN- und Variablenfestlegung CHIP TEST GAL20V8A COMPLEX_MODE ;PIN X0 X1 NC NC NC NC NC NC NC NC NC GND NC NC Y NC NC NC NC NC NC NC NC VCC ;PIN ;Belegung ;Belegung Y = X0 * X1 Logikausdruck X0 X1 & Y X1 X0 Y Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 44 22
23 AND mit Tristate Ausgang CHIP TEST GAL20V8A COMPLEX_MODE ;PIN X0 X1 OE NC NC NC NC NC NC NC NC GND NC NC Y NC NC NC NC NC NC NC NC VCC ;PIN ;Belegung ;Belegung Y = X0 * X1 Y.TRST = OE Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 45 Anschußbelegung und Simulation Anschlussbelegung Simulationsergebnis Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 46 23
24 JEDEC-Code Generierung Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 47 8-fach D-FF mit Tristate Ausgang CHIP D_FF GAL20V8A COMPLEX_MODE ;PIN CLK X0 X1 X2 X3 X4 X5 X6 X7 NC NC GND /OE NC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 NC VCC ;PIN ;Belegung ;Belegung Q0 := X0 Q1 := X1 Q2 := X2 Q3 := X3 Q4 := X4 Q5 := X5 Q6 := X6 Q7 := X7 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 48 24
25 Multiplexer mit Tristate Ausgang CHIP MUX GAL20V8A COMPLEX_MODE ;PIN X0 X1 X2 X3 A0 A1 OE NC NC NC NC GND NC NC Y NC NC NC NC NC NC NC NC VCC ;PIN ;Belegung ;Belegung Y = X0 * /A0 * /A1 + X1 * A0 * /A1 + X2 * /A0 * A1 + X3 * A0 * A1 Y.TRST = OE Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 49 1 aus 8 Decoder CHIP 1-8-DEC GAL20V8A COMPLEX_MODE #DEFINE E /LE * /E2 * E1 ;PIN LE E2 E1 A2 A1 A0 NC NC NC NC NC GND ;Belegung NC NC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 NC VCC ;Belegung ;PIN /Q0 = E * /A2 * /A1 * /A0 /Q1 = E * /A2 * /A1 * A0 /Q2 = E * /A2 * A1 * /A0 /Q3 = E * /A2 * A1 * A0 /Q4 = E * A2 * /A1 * /A0 /Q5 = E * A2 * /A1 * A0 /Q6 = E * A2 * A1 * /A0 /Q7 = E * A2 * A1 * A0 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 50 25
26 Programmierbare Logikverknüpfung CHIP LOGIK GAL20V8A COMPLEX_MODE #DEFINE AND A * B #DEFINE OR A + B #DEFINE EXOR A * /B + /A * B #DEFINE EXNOR /A * /B + A * B #DEFINE NAND /A + /B #DEFINE NOR /A * /B #DEFINE EINS VCC #DEFINE NULL GND ;PIN A B A0 A1 A2 NC NC NC NC NC NC GND ;Belegung NC NC C H NC NC NC NC NC NC NC VCC ;Belegung ;PIN H = ( AND ) * /A2 * /A1 * /A0 + ( NAND ) * /A2 * /A1 * A0 + ( OR ) * /A2 * A1 * /A0 + ( NOR ) * /A2 * A1 * A0 C = ( EXOR ) * A2 * /A1 * /A0 + ( EXNOR ) * A2 * /A1 * A0 + A2 * A1 * /A0 + H Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 51 Codewandler Dezimal zu Dual CHIP CODE GAL20V8A COMPLEX_MODE ;PIN X0 X1 X2 X3 X4 X5 X6 X7 X8 X9 NC GND ;Belegung NC NC A B C D NC NC NC NC NC VCC ;Belegung ;PIN ; DC BA DEZ ; ; ; ; ; ; ; ; ; ; A = X1 + X3 + X5 + X7 + X9 B = X2 + X3 + X6 + X7 C = X4 + X5 + X6 + X7 D = X8 + X9 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 52 26
27 Siebensegmetdecoder CHIP SIEBENSEG GAL20V8A SIMPLE_MODE ; Segment ;Ziffer a b c d e f g ; a ; ; f g b ; ; e c ; ; d ; ; ; ; #DEFINE NULL /X0 * /X1 * /X2 * /X3 #DEFINE EINS X0 * /X1 * /X2 * /X3 #DEFINE ZWEI /X0 * X1 * /X2 * /X3 #DEFINE DREI X0 * X1 * /X2 * /X3 #DEFINE VIER /X0 * /X1 * X2 * /X3 #DEFINE FUNF X0 * /X1 * X2 * /X3 #DEFINE SECH /X0 * X1 * X2 * /X3 #DEFINE SIEB X0 * X1 * X2 * /X3 #DEFINE ACHT /X0 * /X1 * /X2 * X3 #DEFINE NEUN X0 * /X1 * /X2 * X3 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 53 Siebensegmentdecoder ;PIN X0 X1 X2 X3 NC NC NC NC NC NC NC GND ;Belegung NC NC A B C D E F G NC NC VCC ;Belegung ;PIN A = EINS + VIER B = FUNF + SECH C = ZWEI D = EINS + VIER + SIEB E = EINS + DREI + VIER + FUNF + SIEB + NEUN F = EINS + ZWEI + DREI + SIEB G = NULL + EINS + SIEB Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 54 27
28 Seiteneinblendung im Speicher Hauptspeicher Seite 3 Zieladresse Seite Seite 2 CS3 Seite 1 CS2 Seite 0 CS1 CS0 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 55 Seitenadressierung im Speicher Zieladresse ZA2 ZA1 ZA0 Adressierung auf der Seite A10...A0 Aktuelle Adresse A13 A12 A Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 56 28
29 Chipselect Generierung P0 Seitenauswahl P1 Register Laden /RD Speicher Schreib- Oder Lesevorgang Aktuelle Adresse Zieladresse /MR /WR A11 A12 A13 ZA0 ZA1 ZA2 Register NOR NOR Vergleicher OR AND DEMUX CS0 CS1 CS2 CS3 Wenn die Zieladresse mit der aktuellen Adresse übereinstimmt und ein Speicherzugriff erfolgt, wird der Decoder für die ausgewählte Seite das CSx generieren. Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 57 Chipselect Generierung Speicherzugriff erfolgt bei RD=0 und MR=0 oder WR=0 und MR=0 0 = 5' 05 + :5 05 Die Zieladresse wird aus dem Vergleich von ZA3...ZA0 (Zieladresse) im Speicherband und den aktuellen Adressbits A13..A11 gewonnen. ( =$ 2 $ 13) + ( =$ 2 $ 13) ( =$ 1 $ 12) + ( =$ 1 $ 12) ( =$ 0 $ 11) + ( =$ 0 $ 11) =$ = Das Chipselect CS3..CS0 wird aus den Page Bits P1..P0, dem Speicherzugriff und den Zieladressen gewonnen. &60 = =$ 0 &61 = =$ 0 &62 = =$ 0 &63 = =$ 0 Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 58 29
30 Programmbeispiel Speicheradressierung CHIP SPEICHER GAL20V8A COMPLEX_MODE #DEFINE M /RD * /MR + /WR * /MR #DEFINE A /ZA1 * /A11 + ZA1 * A11 #DEFINE B /ZA2 * /A12 + ZA2 * A12 #DEFINE C /ZA3 * /A13 + ZA3 * A13 ;PIN CLK P0 P1 RD WR MR ZA1 ZA2 ZA3 A11 A12 GND ;Belegung /OE NC PR0 PR1 NC NC CS0 CS1 CS2 CS3 A13 VCC ;Belegung ;PIN PR0 := P0 PR1 := P1 CS0 = /PR1 * /PR0 * A * B * C * M CS1 = /PR1 * PR0 * A * B * C * M CS2 = PR1 * /PR0 * A * B * C * M CS3 = PR1 * PR0 * A * B * C * M Liers - PEG-Vorlesung WS2000/ Institut für Informatik - FU Berlin 59 30
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