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1 Spezielle Schaltnetze Übersicht in diesem Abschnitt: Vorstellung einiger wichtiger Bausteine vieler elektronischer Schaltungen, die sich aus mehreren Gattern zusammensetzen ("spezielle Schaltnetze") und häufig benötigte Boolesche Funktionen realisieren zugehöriger Tet bei Oberschelp/Vossen: Spezielle Schaltnetze Graphiken auf den folgenden Folien stammen weitgehend aus der zum Buch gehörenden Foliensammlung von Prof. Vossen in Münster im WWW (Copright dieser Folien oder Folienteile bei W. Oberschelp/G.Vossen; zusätzliche Tete auf diesen Folien von R. Manthe) zunächst sowohl zum "Einüben" als auch im Vorgriff auf Addiernetze: Baustein für eklusives Oder (XOR-Funktion) dann: Multipleer und Demultipleer, Encoder und Decoder, Halb- und Volladdierer 22 Prof. Dr. Rainer Manthe Informatik II 22 Prof. Dr. Rainer Manthe Informatik II 2 XOR () XOR (2) A B A XOR B A B A XOR B =^ =^ alternatives Smbol für XOR-Funktion 22 Prof. Dr. Rainer Manthe Informatik II 3 22 Prof. Dr. Rainer Manthe Informatik II 4

2 XOR (3) Multipleer mit 2 Steuereingängen ("2-MUX") A B A XOR B Multipleer: Wählt einen der vier Dateneingänge,.., 3 aus und "schaltet ihn auf den Ausgang z durch". Steuerung erfolgt durch Setzen eines Steuereingang oder 2 (binär kodierter Inde des jeweiligen Dateneingangs) =^ 22 Prof. Dr. Rainer Manthe Informatik II 5 z = Prof. Dr. Rainer Manthe Informatik II 6 Allgemeiner MUX-Aufbau 2-MUX: Prinzip 2 d Dateneingänge durchgeschalteter Dateneingang gemäß dem binärem Inde an den Steuereingängen "zur Basis 2" d Steuereingänge 22 Prof. Dr. Rainer Manthe Informatik II 7 22 Prof. Dr. Rainer Manthe Informatik II 8

3 2-MUX: Prinzip (2) 2-MUX: Prinzip (3) 22 Prof. Dr. Rainer Manthe Informatik II 9 22 Prof. Dr. Rainer Manthe Informatik II 2-MUX: Prinzip (4) Realisierung eines 2-MUX. Stufe: NOT 2. Stufe: AND 3. Stufe: OR z = Prof. Dr. Rainer Manthe Informatik II 22 Prof. Dr. Rainer Manthe Informatik II 2

4 Nachteile der direkten Realisierung Top-Down-Multipleer-Entwurf für grössere Anzahl an Eingangsgrößen: Direkte Realisierung ist nicht empfehlenswert, da die Anzahl der Eingangsleitungen ("Fan-In") auf 2. und 3. Stufe zu hoch ist. 2d-Multipleer realisiert durch Kopplung von 2 d + d-multipleern Alternative: Realisierung eines 2d-Multipleers durch zweistufige Kopplung von 2 d + Eemplaren eines d-multipleers Kosten K(n) eines n-mux gemäss dieser alternativen Realisierung (gemessen in Anzahl an AND-/OR-Gattern): K() = 3 K(2d) = (2 d + ) K(d) für d > K(n) = 3 (2 n - ) vollständige Induktion zum Vergleich: Anzahl binäre Gatter bei direkter Realisierung K'(n) = 2 n (n+) - 22 Prof. Dr. Rainer Manthe Informatik II 3 22 Prof. Dr. Rainer Manthe Informatik II 4 -MUX -MUX (2) ausgewählt ausgewählt 22 Prof. Dr. Rainer Manthe Informatik II 5 22 Prof. Dr. Rainer Manthe Informatik II 6

5 -MUX (3) -MUX (4) ausgewählt ausgewählt 22 Prof. Dr. Rainer Manthe Informatik II 7 22 Prof. Dr. Rainer Manthe Informatik II 8 -MUX (5) -MUX (6) ausgewählt ausgewählt 22 Prof. Dr. Rainer Manthe Informatik II 9 22 Prof. Dr. Rainer Manthe Informatik II 2

6 -MUX (7) -MUX (8) ausgewählt ausgewählt z = + 22 Prof. Dr. Rainer Manthe Informatik II 2 22 Prof. Dr. Rainer Manthe Informatik II 22 Sstematische Konstruktion eines 2-MUX noch mal zum Vergleich: 2-MUX bei direkter Realisierung K(2) = 3 (2 2 - ) = 9 Kosten, wenn nur binäre Gatter verwendet würden: K'(2) = 2 2 (2 + ) - = z = = ( ) + ( ) 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 24

7 Kostenvergleich: numerisch MUX zur Realisierung Boolescher Funktionen Multipleer sind "Universalbausteine", mit denen sich beliebige andere Boolesche Funktionen sstematisch realisieren lassen; n K(n) = 3 (2 n - ) K'(n) = 2 n (n+) z.b.: Minterme m m m 2 m 3 m 4 bei grösseren n: erhebliche Einsparung bei den "Gatterkosten" durch zweistufige MUX-Architektur m 5 m 6 m 7 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 26 Realisierung der Funktion Realisierung der Funktion 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 28

8 Realisierung der Funktion Realisierung der Funktion 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 3 Hardware-Lookup Alternative, die auf beliebige f anwendbar ist: -DeMUX Minterme m m Steuereingang Dateneingang m 2 m 3 m 4 m 5 m 6 m 7 De-Multipleer: Dateneingang d Steuereingänge 2 d Ausgänge auf die der Dateneingang durchgeschaltet wird die an den Steuereingängen binär adressiert werden 22 Prof. Dr. Rainer Manthe Informatik II 3 22 Prof. Dr. Rainer Manthe Informatik II 32

9 -DeMUX -DeMUX 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 34 -DeMUX Allgemeiner Aufbau eines DeMUX 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 36

10 2-DeMUX 2 4-Decoder wird durch "Setzen" des Dateneingangs zum Decoder 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II Decoder 2 4-Decoder binäre : binäre : Binärzahl an den Eingängen wird durch Ansteuern des zugehörigen Ausgangs (dezimaler Inde) "dekodiert". 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 4

11 2 4-Decoder 2 4-Decoder binäre 2: binäre 3: spielt wichtige Rolle beim Umsetzen von Adressen vor Speicherzugriffen 22 Prof. Dr. Rainer Manthe Informatik II 4 22 Prof. Dr. Rainer Manthe Informatik II Encoder 4 2-Encoder Inde des angesteuerten Eingangs wird binär am Ausgang kodiert binäre : binäre : 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 44

12 4 2-Encoder 4 2-Encoder binäre 2: binäre 3: 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 46 Addiernetze Halbaddierer letztes Thema dieses Abschnitts: Schaltnetze zur Addition von Binärzahlen bilden Grundlage aller arithmetischen Operationen auf Rechnern ausführlichere Behandlung des Themas folgt noch im Zusammenhang mit Zahldarstellung und Rechnerarithmetik Schaltnetz für einstellige binäre Addition mit Übertrag: Halbaddierer binäre Addition einstellig: XOR AND A B Übertrag Resultat A AND B A XOR B dezimal: 2 Resultat R U Übertrag 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 48

13 Volladdierer Volladdierer: Funktionsweise u Übertrag aus einer vorherigen Addition. Halbaddierer H : Ü R Übertrag aus der vorigen Stelle ("carr in") HA einstelliger Binäraddierer, der zu einem mehrstelligen Addierer erweiterbar ist: 2. Halbaddierer H 2 : R HA 2 U U 2 U R 2 R Volladdierer U = U OR U 2 U = AND U 2 = R AND u R = XOR R = R 2 R 2 = R XOR u XOR auch hier möglich, da Input (,) nie auftritt! OR-Gatter: R u Ü 2 R 2 R 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 5 Addiernetz für zwei 4-stellige Dualzahlen n-stelliges Addiernetz "(durch)rieseln" "(über)tragen" Aufbau von Addiernetzen für höhere Stelligkeiten (hier z.b. 32 Bit) durch Hintereinanderschalten von 4-Bit-Ripple-Carr-Addierern: A 4 wie A 4, aber nur aus Volladdierern aufgebaut offensichtlicher Nachteil bei grossen n: Zeit für das Durchlaufen ("ripple" der Überträge wird immer grösser 22 Prof. Dr. Rainer Manthe Informatik II 5 22 Prof. Dr. Rainer Manthe Informatik II 52

14 Carr-Bpass-Addiernetz Addiernetze: generelle Problematik Ausweg: separates Schaltnetz für Übertragsbehandlung zur Vermeidung des "Ripple"-Effekts Carr-Bpass-Addierer diverse weitere Ideen für Effizienzsteigerung bei Addiernetzen (s. Oberschelp/Vossen) generelles Problem grösserer Schaltnetze deutlich erkennbar: Laufzeiten werden relevant Notwendigkeit der Zwischenspeicherung von Resultaten Notwendigkeit der Snchronisation verschiedener Teilnetze durch Anlegen eines Taktsignals für das Gesamtnetz daher im nächsten Kapitel: Schaltnetze mit Speicherelementen und Taktung Schaltwerke 22 Prof. Dr. Rainer Manthe Informatik II Prof. Dr. Rainer Manthe Informatik II 54 Schaltnetze als Speicher? Ist es möglich, ein Schaltnetz als Speicher zu verwenden? S Q RS-Flipflop R Q R S Q unzulässig! unverändert set (S) reset (R) 22 Prof. Dr. Rainer Manthe Informatik II 55