Echtzeit-Testsystem für Herzschrittmacher und Defibrillatoren mit FPGA-Kommandointerpreter

Transkript

1 Echtzeit-Testsystem für Herzschrittmacher und Defibrillatoren mit FPGA-Kommandointerpreter Dipl.-Ing. Ulrich Tietze Christian Wienhold BIOTRONIK SE & Co. KG Firmenlogo

2 Inhalt Funktion von Herzschrittmachern und Defibrillatoren Anforderungen an ein funktionelles Testsystem Lösung auf Basis der crio Plattform Details der implementierten Funktionalität - FPGA - RT-Controller Auswertung der Testdaten Zusammenfassung

3 Funktion von Herzschrittmachern und Defibrillatoren Grundfunktion eines Herzschrittmachers (Bradykardietherapie) Überwachung des Herzrhythmus in 1, 2 oder 3 Herzkammern bei zu langsamen Herzrhythmen Therapie durch Stimulation bei Bedarf Zusätzliche Funktionen Multiprogrammierbar Algorithmen Automatische Meßfunktionen Home Monitoring Zusätzlich beim Implantierbaren Defibrillator (Tachyarrhythmietherapie) Überwachung von zu schnellen Herzrhythmen bis zum Kammerflimmern (plötzlicher Herztod) Therapie durch Herzschrittmacherimpulse und Hochenergieimpulse (800V / 40Ws)

4 Funktion von Herzschrittmachern Bradykarde Herzrhythmusstörungen (ein Beispiel) Erkennung und Behandlung bradykarder Rhythmusstörungen

5 Funktion von Defibrillatoren Tachykarde Herzrhythmusstörungen mit Therapie (ein Beispiel)

6 Anforderungen an ein funktionelles Testsystem Aufgabe Entwurf eines Verifikationstestsystems für Herzschrittmacher und implantierbare Defibrillatoren Anforderungen Benchtestsystem (leise, kompakt, modular, einfach erweiterbar) Signalgenerierung und Datenerfassung in unstörbarer Echtzeit integrierter Herzsimulator mit 1ms Zykluszeit Synchronisation auf nicht echtzeitfähige Vorgänge (z.b. DUT Programmierung) Einfache Definition von Tests mittels eigener Kommandosprache

7 Anforderungen an ein funktionelles Testsystem Testphilosophie Das Testsystem fungiert als Herzmodell, also erzeugt EKG Elektrodensignale und erkennt Therapien des Implantats, wie Schrittmacherimpulse und Defibrillationsschocks. Es werden kurze Testszenarios definiert, die mittels einer eigenen Kommandosprache beschrieben werden. Kommandosequenzen werden in den FPGA geladen und dort in Hardware ausgeführt. Es gibt Kommandos, die den RT erfordern. Diese laufen ebenfalls in Echtzeit aber mit längerer Zykluszeit. Es gibt Kommandos, die den Host PC erfordern (keine Echtzeit). In diesem Fall gibt es eine Zeitvorgabe und Resynchronisation. Bei Nichterfüllung der Zeitvorgabe erfolgt ein Abbruch des Tests.

8 Lösung auf Basis der crio Plattform / LabVIEW PC Funktionsbibliothek (*.dll InteropAssembly) Kodierung der Testvorgaben (Parameter, Kommandos) Sammeln, Dekodieren und Speichern der Ereignisse (ACSII,TDMS) RT Applikation (*.rtexe) 3-Kammer Herzsimulator Netzwerkkommunikation (Shared Variables) FPGA Bitfile (*.lvbitx) Kommandointerpreter 8-KanalTriggereinheit mit 4-Kanal Pulsvermessung 4-kanalige Signalsynthese (5 Waveforms, 12 Parametersätze) Echtzeit-Telemetriedatenerfassung (RTT) 3-Kanal Hochernergieimpulstriggerung und vermessung Event Logging

9 Lösung auf Basis der crio Plattform / Custom Anwenderhilfen ControlFile-Editor mit Syntaxhilfe zur Erstellung von Kommandosequenzen HSIM-Editor zur Erstellung von Herzsimulatorsequenzen Test GUI mit allen verfügbaren Bibliotheksfunktionen und TDMS Postprocessing Optionen Verteilung der PC- Anwendung LabVIEW Runtime / RIO Treiber / DSM MSI Installationprogramm mit Funktionsbibliothek und Anwenderhilfen

10 Details der Implementierung FPGA Funktionsblöcke Kommandointerpreter Triggereinheit Synchronisationseinheit Schockerfassung 10µs Pulsgenerator Logger 50µs EKG-Rekorder event driven RT Funktionsblöcke Herzsimulator mit Sequencer Ereignisdatenerfassung 1ms HostSynchronization 20ms TestControl FPGA Monitor 50ms

11 FPGA Details / Funktionsblöcke der Hauptschleife AnalogRead Time Repeat 100 <count> -> ARead <channels> [<count> <rate>] SyncCmd Time 100 <event> <count or data> <timeout> SAR ANALOG I/O SyncCmd PAR ch TriggerUnit AnalogForce ARead ch PulseGenerator Time 5 (pulse width / max amplitude ) 4 ch AnalogRead RepeatEnd FPGA Hauptschleife - Abarbeitung der Kommandosequenz mit 50µs Zykluszeit 4 channel triggered meas (PACE) 4 channel analog trigger (AUX) TIME command (wait) TIMING SynchronizationUnit 1 of 8 analog trigger events (PACE/AUX) SPI slave code ( 8bit ) increment command index Host (PC) acknowlegde REED control (relay) DIGITAL I/O increment command index CONTROL 16bit Read / 16bit Write Port SET commands are processed immediately (update parameters and increment command index) Repeat structure save command index and loop back until Repeat count reached then increment command index RT control (HSIM) Wait for RT controller to proceed with the next command (inc) possible flags: - timeout - synchronization occured - RT (HSIM) execution finished increment command index on occurence or timeout LOGGER (4 mask a 20bit)

12 FPGA Details / Kommandostruktur command memory code parameter command address command case I32 command data CmdGroup sync sign data timeout channel

13 FPGA Details / Triggereinheit 8 Kanal Pipelined AI 4 channel Trigger 4 channel Trigger + Pulse Measurement 8 Kanal Pipelined AI U32 event data EventGroup sync sign 15bit amplitude 5bit pulse width channel

14 FPGA Details / Puls-Generator 4 unabhängige Kanäle 3 normierte Signalformen sind in FPGA Speicherblöcken definiert 2 reservierte Bereiche für beliebige nachladbare Signalformen Zur Laufzeit veränderbare Parameter sind: Amplitude Nulllinie Polarität Pulsbreite Signalform Zur Laufzeit werden die dynamischen Parameter im FPGA verrechnet Störsignalüberlagerung (sinusförmig) in jedem Kanal möglich mit individueller Amplitude und gemeinsamer Störfrequenz

15 FPGA Details / Puls-Generator Memory with 1024 value full scale waveform Pulse * Multiplier (16bit integer) (32bit integer) 16bit memory Parameter Processing Waveform2Channel fixed divider MaxSignalRange = 2 16 mapping DigZeroLine = (AnalogZeroLine * LSBweight offset) / LSBweight value(0) - zeroline TargetAmplitude time mapping for pulse width divide by bit-shift AmplDivider = MaxSignalRange / TargetAmplitude zeroline Noise Pulse * Multiplier/Divider (16bit integer) Calibration 2 16 *LSBweight 32bit upscaling with Amp factor

16 FPGA Details / EKG Aufzeichnung SPI SLAVE real time ECG transmission - Echtzeitaufzeichnung von EKG Rohdaten des DUT - implantatspezifische Dekodierung der aufgezeichneten Daten nach Testende

17 FPGA Details / Shockerfassung HighVoltage TriggerUnit Erfassung von 3 Differenzsignalen - 3 kanalige Triggerung - Schockenergieerfassung - Erfassung der max. Phasenspannung

18 RT-Controller Details / Ereignisdaten - Ein Target-Host DMA FIFO liefert die Ereignisdaten des FPGA Loggers mit dem zugehörigen Zeitstempel. - Alle Daten werden direkt an eine gepufferte Netzwerkvariable mit verbundenem RT-FIFO weitergeleitet. - Herzsimulator relevante Ereignisse werden gefiltert und verarbeitet ( z.b. Herzsimulatorbefehle, getriggerte Therapiepulse, Synchronisationsanforderungen).

19 RT-Controller Details / Herzsimulator - 3 Kanal Herzmodell, 12 Parametersätze für Pulssignalformen - Alle relevanten Parameter sind zur Laufzeit per Sequencer ereignissynchron veränderbar. - Die Herzsimulator Sequenz kann durch ein Synchron-Event abgebrochen werden (z.b. Therapieschock). RA pace T_AA RA Tref_RA AVBIII T_AV T_AV + T_AV_left_offset RV pace RBBB RV T_VV LBBB LV T_VV LV pace Tref_RV T_RV_LV Tref_RV

20 Auswertung der Testdaten Die Testergebnisse werden im TDMS Format abgelegt. Die Auswertung kann manuell innerhalb NI DIAdem erfolgen oder über.net Auswertebibliotheken die mittels NI Measurement Studio Assemblies auf die TDMS Daten zugreifen.

21 Zusammenfassung Der Einsatz des Systems erfolgt derzeit in der Elektronikentwicklung für HW- und FW-Verifizierung. Das System bietet die Möglichkeit der Automatisierung komplexer Testszenarien (bisher manuelle Tests). Der Einsatz im Labor wird durch kompakte Abmaße und geräuschlosen Betrieb ermöglicht. Durch Modularität / Skalierbarkeit ist auch ein Einsatz für Produktionstestsysteme denkbar. Durch die Verwendung von lizenzfreien Laufzeitkomponenten ist diese Lösung sehr kostengünstig.